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VCS

一、前言 接触Synopsys 家的VCS工具有一段时间了，在此简单分享下个人的学习笔记。供刚接触到数字前端设计的同学提供一些参考资料。在学校我们经常使用的verilog仿真软件都是quartus和modelsim，但是看一下一些公司的招聘要求，公司里使用的基本都是VCS。所以学习一下对找工作还是有帮

vcs xprop 仿真的一些理解

本篇随笔参照vcs user guide，并进行了一个小实验用以加深理解。 在芯片前端开发的后期，验证工程师需要进行xprop仿真验证，之前我只是简单的打开xprop的功能，去回归一些case看会不会fail并进行debug。但是对为什么要进行xprop验证理解的并不是很清楚。 下面是一些我自己的理解： 1. xprop

pycharm的git设置

pycharm的git设置   pycharm的VCS VCS：version control system 1,添加git程序的位置 file-->setting-->version control-->Git-->选择git.exe的位置 2，填写git的clone地址 VCS -->Git-->clone-->填写地址 4，保存提交 pycharm可以用两种方法来保存和提交代码 1，命令行，打开最先的te

vcs为什么makefile中执行的结果和直接执行的结果不一样

vcs为什么makefile中执行的结果和直接执行的结果不一样 最近在使用vcs时,有需求需要批量仿真verilog代码,但是把在terminal中运行的command复制到makefile中,执行make的时候却发现报出许多错误. 原命令: 点击查看代码 compile: vcs ~/Testcase/RTL/7_VMC_5gate/tb_7_VMC001.v -

日常记录（67）verdi

http://blog.sina.com.cn/s/blog_13f7886010102xqlu.html VCS Compile阶段加上“-kdb -lca”这个选项，这样就能在VCS Compile中看到simv.daidir/kdb.elab++这个目录，这个目录就是VCS为Verdi产生的库，其实就是VCS帮Verdi生成了一个Verdi认识的中间文件。 如果有了​simv.daidir/kdb.el

vcs.xml文件导致git不能同步代码

用rider啦 这个问题在很久以前用rider的时候就遇到过，就是vcs.xml文件还有个indexLayout.xml文件， 以前就commit就行了，也不知道这是什么文件 因为新的.gitignore里面有忽略*.xml的 所以commit的时候也commit不上去，删了的话rider的git功能失效要重新打开unity的脚本文件才行，可是

一、本地项目与新建的远程仓库关联并提交代码

一、远程仓库已经创建的情况 github创建仓库 步骤1    步骤2：    步骤3：远程仓库创建成功，复制URL备用     本地项目关联远程仓库 1.VCS->Import into Version Control->Create Git Repository   先把本地项目和本地仓库关联起来，这里其实相当于git init操作        

vcs/verdi安装步骤以及采坑记录

1.采用的源码来自：https://mp.weixin.qq.com/s?__biz=MzAwNjc3NjIzMQ==&mid=2247483880&idx=1&sn=f9bb48e7f009a0641711cc98898e489f&chksm=9b097520ac7efc3643cca6fdf49c92c8e7f5343d22e10bf05910d383c4c6c5f85e1b320a76a6&scene=178&cur_album_id=20176997

VCS常用编译选项

VCS编译选项 -full64在64bit模式下编译、仿真，用于64位操作系统-j8指定编译器可以并行编译的进程数为8-timescale=1ns/1ps指定仿真时间和精度+libext+.v+.V+.sv+.svh识别.v、.sv、.svh等多种格式文件-sverilog支持system verilog 编译-f xxx.lisf 指定包含所有设计文件列表的文

IDEA搭建Git环境

IDEA搭建Git环境 1.创建Git远程仓库 创建Git仓库:空仓库就行 2.创建本地仓库 创建一个普通项目 指定仓库位置 idea ↓ VCS-->Import into Version Control-->Create Git Repository... (2019以下idea) VCS-->Create Git Repository... (2020 idea) 指定仓库后VC

CH-2 VCS Flow

2-1 Three-Step Flow 三步流程分为 Analysis，Elaboration 和 Simulation。 2-1-1 Analysis 使用如下的命令 vlogan [analysis_options] design_file vhdlan [analysis_options] design_file 这一步的目的是分析设计的语法错误以及产生后续的 elaboration 所需要的文件。下面是一些

Idea工具将工程代码提交到Github上

前提条件电脑已经安装了Idea与Git工具 1、在Idea的菜单项选择 VCS -> Import into Version Control -> Create Git Repository     2、出现Select directory for git init窗口，选择默认目录，不需要修改路径，直接点击OK确定即可      3、完成之后，项目文件名及其文件会变成红色

仿真 vcs ncverilog

目录1. vcs2. ncverilog2.1 ncsim接口2.2 指定某几个inst为blackbox3. cell只dump端口信号, 不dump单元内部信号 仿真工具 1. vcs # pin相关操作 ucli% search top_tb.chip.vss # 查找某个pin, 返回{top_tb.chip.vcss}, 如果不存在则返回空. ucli% force top_tb.chip.SYS_CLK 0 0n

Linux下(centos)使用verdi以及vcs简明教程

参考文章： Linux下VCS与Verdi联合仿真简易教程及例子示范 - 灰信网（软件开发博客聚合）https://www.freesion.com/article/71471173457/这个文章的内容较为全面，但是有些许的不足，将发生的更改记录下来 1、 vcs -R -full64 +v2k -fsdb +define+FSDB -sverilog counter.v tb_counter.v

[VCS]提高与 X 态相关的仿真和调试的效率

提高与 X 态相关的仿真和调试的效率 Verilog 和 VHDL 通常用于对数字设计进行建模。设计人员使用 RTL 构造来描述硬件行为。但是，某些 RTL 仿真语义不足以准确模拟硬件行为。因此，与实际的硬件行为相比，仿真结果要么过于乐观，要么过于悲观。 由于这些语义限制，Verilog 和 VHDL RTL

vcs 参数

1.-v lib_file用来读取verilog文件，lib_file可以是相对路径,也可以是绝对路径.2.-y lib_dira. 用于指定搜索模块定义的verilog库目录;在源代码中找不到相应模块或UDP定义的模块时，在定义的目录中查找对应的文件;b. 如果指定了多个目录，而且目录中包含了名字相同的module，那么会选择第

vcs initreg 小记

vcs 的initreg功能是为了给reg变量一个初始值，以免不定态的变量值在dut内部传播，导致dut出现挂死。 setenv VCS_PRINT_INITREG_INITIALIZATION 1 设置这个环境变量后，vcs会把0时刻顶层目录下的所有信号的初始值打印到仿真目录下的一个文件里面。 用法分为两步：编译选项为 +vcs+init

芯片验证学习实验1-全加器仿真操作学习，用vcs和verdi实操，有源代码

软件：vcs-2016，verdi-2016 系统：linu系统 本文目录： 1、设计代码 2、验证代码 3、filelist文件 4、makefile脚本 5、仿真调试 1）在命令行输入 make run，进行仿真； 2）输入 make verdi，打开波形； 6、清理文件 代码源码： 1、设计代码 在命令行敲入 gvim full_adder.v，然后把下面代

oh-my-zsh配置

# 主题配置 定义一个主题文件 ~/.oh-my-zsh/themes/my_ys.zsh-theme # Clean, simple, compatible and meaningful. # Tested on Linux, Unix and Windows under ANSI colors. # It is recommended to use with a dark background. # Colors: black, red, green, yellow, *blue

Git发展

Git发展 版本控制工具历史集中式VCS分布式VCSGit的特点 版本控制工具历史 版本控制工具之前 VCS出现前，用目录拷贝区别不同版本 公共文件容易被覆盖 成员沟通成本很高，代码继承效率低下 集中式VCS 有集中的版本管理服务器 具备文件版本管理和分支管理能力，可以让分支做集成

VCS和Verdi的安装解决问题记录

VCS和Verdi的安装问题记录 安装系统环境 ：Centos 7 主要参考如下内容： 从零开始VCS+Verdi 关于CentOS7安装VCS等EDA仿真软件过程中遇到的问题 安装注意事项： 整个过程安装需要注意一下几点： 1、安装文件结构 ​ 我的安装目录如下所示，安装在/opt/Synopsys 中，安装目录只需前期进行

IDEA不显示git版本控制以及vcs的配置

IDEA不显示git版本控制以及vcs的配置 1 进入idea的preferences（setting） 2 然后找到版本控制(version controller)，如果上面一个git配置都没有，那肯定是不会有git提交的那几个按钮 3 然后找到project，选择版本控制为git，如果有多个版本控制，在新建一个选其他就可以了 也可以设置这些

IDEA集成git

1,idea创建本地仓库提交代码 　　1，idea中配置git 　　　　settings-version Control-Git-指定git.exe存放路径 　　2，创建本地代码仓库 　　　　VCS-Import into Version Control-Create Git Repository   选择项目目录作为本地仓库 　　3，提交代码（修改后可提交） 　　查看提交日志

modelsim和vivado仿真不一致——噩梦debug

昨天经历了恶梦debug，中间排了很多坑，特来记录一番。 一、问题描述 和队友写了lenet神经网络推理的硬件实现，在modelsim已经跑通，且验证了功能，但需要移植到vivado，利用里面的dist_rom加载权重。 顺便插一句，vivado有两者存储IP：dist_ram和blk_ram，分别表示分布式存储和块存储。分布