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ASIC流程
1.spec : 考虑功能，性能，功耗 2.System Model：建模 3.RTL级 寄存器只有在时钟到来时变化，目的是为了更好的控制寄存器 4.UVM：功能验证，带入一些激励输入，看是否正确 在UVM上搭建验证平台 由于给工艺厂商的是门级网表（实际电路） 5.dc 对代码进行逻辑综合 用EDA工具将RTL代码变成门级网芯片验证中RTL仿真和门级仿真差异到底有多大？
芯片的前端设计人员，在平时的工作中，将各种算法/协议等，用硬件描述语言Verilog HDL实现完成之后，都要投入很长一段时间，进行RTL的功能仿真。 随着芯片的复杂度快速的持续提升，除了设计的复杂度增加之外，验证的难度也变得越来越大。 在这种背景下面，EDA厂商提供的仿真工具，不仅仅门类很第二章 Verilog语法的基本概念
1、Verilog HDL即是行为描述语言也是一种结构描述语言。Verilog HDL程序是由模块构成的，每个模块实现特定功能，模块可以进行层次嵌套。 2、描述测试信号的变化和测试过程的模块也称为测试平台（testbench或testfixture），它可对电路模块进行动态的全面测试。 这种测试可以在功能（即行手动仿真-门级仿真 步骤
1、project结构 电路逻辑+电路逻辑的testbench文件+ 生成的网表文件 对应的文件夹内还需要延时文件 2、然后start simulation，---libraries--添加库文件altera_ver和cyclone_ver文件夹 3、手动仿真的全部文件结构如下所示:2021-05-21
第五次实验 课上的两个实验 例题1建立一个2-4译码器的门级模型,有数字电路基础的读者应该不会陌生。所谓的2-4译码器就是当输入的两个信号为00、01, 10,11四种不同的组合时,输出端的四个端口可以输出唯一确定的信号来对这四种组合进行译码。作为门级建模,不需要掌握其基本功2021-05-07
四位加法器门级建模 一、实验目的 了解四位加法器原理以及四位加法器的应用 二、实验过程 1、打开quartus II，打开代码页面（Verilog HDL File)将代码粘贴到页面上。 2、点击左上角选择save as ,新建一个文件夹（fulladd），并将代码文件命名为fulladd，保存。 3、对弹出的窗口中的内容数字电子技术——Verilog
数字电子技术——Verilog Verilog 概述Verilog基本的语法规则Verilog 运算符门级建模行为级建模 Verilog 概述 HDL类似于高级程序设计语言,是一-种以文本形式来描述数字系统硬件电路的结构和行为的语言,用它可以表示逻辑电路、逻辑表达式,还可以表示更复杂的数字逻辑系统Verilog语句门级映射
1.1 verilog语句门级映射 1.1.1 本节目录 1）本节目录； 2）本节引言； 3）verilog简介； 4）verilog语句门级映射； 5）结束语。 1.1.2 本节引言 “不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。 1.1.3 veri