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MCDF实验1
目录 从Verilog到SV的进场 任务task 和 函数function 数组的使用 验证结构 从Verilog到SV的进场 1. 修改tb1.v 为 tb1.sv ,编译仿真，查看仿真行为是否同tb1.v的仿真行为一致？这说明了什么呢？ 没有变化，仿真行为一致，说明 .sv文件的编译和 .v文件一样 2. 将tb1.sv中的信号变量类MCDF实验3
目录 总结： 1） 实验1 部分 2） 实验2部分 3） 实验3部分 实际的仿真结束掌握在 generator generotor 和 initiator 的 握手通信 为了便于 外部 chnl_root_test 直接控制并randomize发送数据，故把 generator 从agent 里面拿出来 验证结构 接下来看 fifo_full_test 中的内容 总结：日常记录（96）mcdf代码结构
总体结构Channel module一共三个slavespecInputOutput---->mcdt_data(31:0) ---->mcdt_val(0)---->mcdt_id(1:0)Interface1. 对于driver。需要输入端口的数据clockblocking，方向为向外驱动。2. 对于monitor。也需要输入端口的数据clockblocking，方向全为input。Transactioncontent1.最近日常（96）mcdf代码结构
https://gitee.com/bai-mengwei/mcdf 总体结构 Channel module 一共三个slave spec Input Output ---->mcdt_data(31:0) ---->mcdt_val(0) ---->mcdt_id(1:0) Interface 对于driver。需要输入端口的数据clockblocking，方向为向外驱动。 对于monitor。也需要输入端口的数(25)UVM 寄存器模型集成
UVM 寄存器模型集成 文章目录 UVM 寄存器模型集成总线UVC实现代码MCDF寄存器设计代码param_def.vreg.v 寄存器模型集成adapter集成 关注作者 MCDF访问寄存器的总线接口时序较为简单。控制寄存器接口首先需要在每一个时钟解析cmd。当cmd为写指令时，即需要把数据cmd_data_inSystemVerilog MCDF验证结构
MCDF的设计和验证花费的时间：（工作中假设的时间） design cycle time ==10days how about 验证？verify？ 模块越往上（大’）验证花费的时间越来越大，但是design是相反的。System Verilog MCDF（二）
整形器的接口时序： reg，grant是维持了两个clk的。 chid ，length在发送数据期间不可以变化。 第一个data数据必须在start上升沿的同一个clk发送。 reg，grant两者之间至少相差一个clk。 grand表示自己的内存足够存储要求数据的长度的空间。表示的数据包能够接受。 data必须连续的