SystemVerilog MCDF验证结构

MCDF的设计和验证花费的时间：（工作中假设的时间）

design  cycle time  ==10days

how about 验证？verify？

 模块越往上（大’）验证花费的时间越来越大，但是design是相反的。

标签：验证,花费,10days,时间,design,MCDF,SystemVerilog
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