其他分享
首页 > 其他分享> > 时序分析 11讲 DDR input delay

时序分析 11讲 DDR input delay

作者:互联网

千兆以太网和FPGA交互的接口就是DDR的双沿采样

DDR的DRAM也是双沿采样

ADC  

CMOS的一些芯片这些和FPGA交互的接口都是DDR接口

 

SCR

DDR-DIRECT-

一个周期上升沿和下降沿都进行采样

 

还是这个模型

认为数据和时钟的PCB布线是等长布线

我们只要知道源端芯片时钟和数据的状态就可以给FPGA做约束

 

 

双沿采样,要参考上升沿和下降沿。上升沿的最大值最小值不一定等于下降沿最小值。采样窗,有效的区域不一样相等。

 

因为没用到PLL,时钟直接进到寄存器,所以是 DIRECT模式

上升沿采的是上一个下降沿发的,下降沿采的是上一个上升沿发的

应该要分析的关系

上升沿发射,下降沿采样。

下降沿发射,上升沿采样。

 

 

边沿对齐模式

 

 18.518

 

 

 18.518/2-2  or  18.518/2+2

 

打开工程

源同步,双沿的

 

 上升沿传4bit 下降沿传4bit  一个时钟周期传了8bit

DDR信号进来不能直接进行采样

要使用一些处理的处理

信号送到内部的 IDDR模块里   

 

 

 

 

 下面的要加 add delay了 同一个路径一个上升沿一个下降沿 得有一个添加的

 

 

 

 为了下降沿采集到数据,时钟得努力往右移,表示延时比较大。布线工具尽量增加布线延时满足建立时间要求

 

input delay 可以在FPGA管脚和寄存器的时钟之间可以插入一些延时,让我们的时钟晚到一些。

 

 

 

 

 布线不能满足时钟延时,自行添加delay

添加之后建立时间,保持时间都满足了

report timing 

 

 可以看到在 ibuf 和BUFG中间加了一个IDELAYE.增加了1.556个延时

 

要知道约束的原理,目的

通过约束改代码来实现时序收敛的过程

 

标签:11,采样,DDR,下降,delay,布线,延时,时钟
来源: https://www.cnblogs.com/lht-learning/p/16655327.html