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Verilog编译指令

编译指令 编译指令(Compiler directive)能够让仿真器和综合工具执行一些特殊的操作。特点： 以`(重音符号)为前缀 从处理位置一直保持有效，除非被其他指令覆盖或者取消 `resetall指令将所有编译指令复位成默认值 主要的编译指令： celldefine和endcelldefine: 用于将模块标记为单