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关于sv中竞争冒险的理解
1.采样和数据和数据驱动问题： 上图中，clk2表面上跟随clk1的变化，但是实际上clk2滞后clk1一个delta-cycle(如下图）;同时，数据d1的变化也在clk上升沿后的一个delta-cycle，与clk2同时变化。所以，由于各种可能性，clk与被采样数据之间可能只存在N个delta-cycle的延迟，那么采样可能会存在问FPGA奇数分频的实现
在FPGA开发中，我们往往需要对时钟进行分频，得到满足我们需求的时钟频率。尽管这些分频的工作完全可以由PLL等ip核完成，但通过verilog语言同样也可以实现。在本博客中，我们仅讨论整数倍分频。 偶数倍分频 偶数倍分频的实现较为简单，一般是设置一个计数器，从0开始计数，达到N-1后又重新