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linux arm32中断子系统学习总结（二）--- 硬件原理
二、arm32中断子系统的硬件原理 如上图所示，arm32中断子系统的硬件主要由3个部分构成：外设、中断控制器GIC以及cpu；外设产生中断后，通过中断线汇聚到GIC，GIC处理后，统一分发给各个cpu。除了外设能产生中断，cpu产生的核间中断，以及cpu自己的私有中断都是先汇聚到GIC，由GIC统一FreeRTOS 启动流程
take esp32c3 as an example //freertos app_main -> main_task -> esp_startup_start_app_common -> esp_startup_start_app -> //esp_system start_cpu0_default -> start-cpu0 -> g_startup_fn -> SYS_STARTUP_FN -> call_start_cpu0 ->双核AMP
AMP:多核处理器运行方式。 通信：两个CPU之间的通信 ARM+DSP 或者ARM+FPGA FPGA就可以起到硬件加速功能 ZYNQ也算异构多核，尽管两个C9处理器完全相同，但是因为有FPGA，所以整体上可以说是异构多核的 以ZYNQ为例。 DDR3内存时两个CPU共用的 ，注意分配时不能笨叔：ARM64体系结构与编程之cache必修课（下）
第三季视频课程ARM64体系结构与编程之cache基础知识（下） 重点教你如何看MESI状态图。看懂MESI协议状态图对我们实际工作有什么影响？ 奔跑吧第二版卷1真快来了 自从2019年3月Linus宣布Linux 5.0正式发布那天开始，笨叔就致力于把蓝色奔跑吧Linux内核这本书重新更新到Linux 5.0。大【缓存】MESI 缓存一致性协议 Gif 动画
缓存一致性可以分为三个点： 在进程每个写入运算时都立刻采取措施保证资料一致性 每个独立的运算，假如它造成资料值的改变，所有进程都可以看到一致的改变结果 在每次运算之后，不同的进程可能会看到不同的值（这也就是没有一致性的行为） 缓存一致性协议有哪些： 缓存一致性协议有MSI，MESI，MCPU0 处理器的架构及应用
CPU0 处理器的架构及应用 简介 CPU0 是一个 32 位的处理器，包含 R0..R15, IR, MAR, MDR 等缓存器，结构如下图所示。 图 1 ：CPU0 处理器的结构 其中各个缓存器的用途如下所示： IR 指令缓存器 R0 常数缓存器, 值永远为 0。 R1~R11 通用型缓存器。 R12CPU架构的llvm后端
Creating an LLVM Backend for the Cpu0 Architecture Backend structure TargetMachine structure Add AsmPrinter Add Cpu0DAGToDAGISel class Handle return register $lr Add Prologue/Epilogue functions Concept Prologue and Epilogue functions Handle stack slot f屏障、释放一致性及原子操作
示例 屏障 释放一致性 原子操作 示例 在上面的例子中，memory_0是CPU0私有的数据存储区，memory_1是CPU1私有的数据存储区，而memory_01是两者共享的数据存储区。在这样一个多核系统中，如何保证CPU0和CPU1对memory_01的正确访问呢？比如，CPU0写入一批数据到memory_01中，然后CPU1取出这批Sword 内存屏障-Store Buffer
Store Buffer 当cpu需要的数据在其他cpu的cache内时，需要请求，并且等待响应，这显然是一个同步行为，优化的方案也很明显，采用异步。 思路大概是在cpu和cache之间加一个store buffer，cpu可以先将数据写到store buffer，同时给其他cpu发送消息， 然后继续做其它事情，等到收到其它cpu发过LLVM 后端实践笔记
该系列笔记是我对之前学过的 Tutorial LLVM Backend Cpu0 教程的填充完善与版本升级，首发于我的知乎专栏：https://www.zhihu.com/column/c_1250484713606819840 这是本教程的序言章节，其他章节请访问最后一节中链接访问。 本笔记对应的源码文件链接：https://github.com/P2Tree/Lcpp并发内存模型（一）
理解了 c++ concurrency in action 5.3.4 小节的内容：Release sequences and synchronizes-with后，对C++ consistency model本质的理解非常有好处. 另外读过lamport 的经典论文Time, Clocks, and the Ordering of Events in a Distributed System对理解 C++ memory order 也很ARM64体系结构与编程之cache必修课（下）
为什么系统软件人员要深入了解cache？ 在一个系统中，cache无处不在，对于一个系统编程人员来说，你无法躲藏。下图是一个经典的ARM64系统的架构图，由Corte-A72和Cortex-53组成了大小核架构，每个CPU核心都有L1 cache，每个cluster里共享一个L2 cache，另外还有Mali GPU和DMA外设。 对于系统软