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存储器管理——两级页表
单级页表存在的问题： 1.页表必须连续存放，因此当页表很大时，需要占用很多个连续的页框。 2.没有必要让整个页表常驻内存，因为进程在一段时间内可能只需要访问某几个特定的页面。 “页表必须连续存放”问题的解决：把必须连续存放的页表再分页 页目录表：为离散分配的页表建立的页表 页目数据寻址（1）
数据寻址（1） 确定本条指令和地址码指明的真实地址。 地址码应该如何解读？ 一共十种。 访存 直接寻址 把数据放到MAR，给出目标地址，直接找到。 一地址指令： OP | 特征 | A 访存次数 一条指令的执行:取指令访存1次、执行指令访存1次、暂不考虑存结果，共访存2次 优点 简单，指令执行阶操作系统 ：两级页表
单级页表存在的问题 某计算机系统按字节寻址，支持32位的逻辑地址，采用分页存储管理，页面大小为4KB，页表项长度为4B. 4KB = B，因此页内地址要用12位标识，剩余12位表示页号。 因此，该系统中用户进程最多有页。相应的，一个进程的页表中，最多会有，共需要 个页框存储该页表。 根据页号查询页JVM：对象实例化内存布局和访存定位学习笔记
pipeline_流水线技术
1、前言 有点小激动，今天好像发现了新大陆。不知道讲的对不对，姑且记录一波，有不对的地方大家请指正。 在FPGA中，流水线技术就是向组合逻辑中插入寄存器，提升系统的时钟频率。 2、实际电路中的流水线 参考：FPGA流水线的详细解析 参考：系统架构之流水线技术 在一个简单的例子中，如下图。a到AICompiler编译器介绍及访存密集算子优化
简介：欢迎走进阿里云机器学习PAI AICompiler编译器系列。随着AI模型结构的快速演化，底层计算硬件的层出不穷，用户使用习惯的推陈出新，单纯基于手工优化来解决AI模型的性能和效率问题越来越容易出现瓶颈。为了应对这些问题，AI编译优化技术已经成为一个获得广泛关注的技术方向。这计算机体系结构的进步--访存指令的复杂与进一步的虚拟化
访存指令的复杂： 1.虚拟化：结构设计复杂一些，用户用起来简单些 2.结构设计：虚实地址的转换，支持比实际地址更大的访问空间 进一步的虚拟化： 1.多个os：每个os都可以认为cpu、内存是自己的 2.两次地址转换：guest VA到guest PA再到host PA段页式访存——逻辑地址到线性地址的转换
继续底层知识，想要看懂 PWN 题和理解汇编代码，必须要搞懂这些底层知识啊。搞懂 movl 8(%ebp), %eax（IA-32 架构）真的不容易。。。 movl 8(%ebp), %eax（IA-32） 首先我们来看这条指令什么意思：把内存中某个地址的 32 位数据，放入 eax 寄存器中。你可以理解为地址为：%ebp + 8。但是，这只是虚第四章：存储器-2.主存储器
基本组成： 半导体存储芯片简介： 随机存储器RAM： 只读存储器ROM： 存储器与CPU相连： 存储器的校验： 提高访存速度的措施：CPU 利用率背后的真相，只有 1% 人知道
原文链接：http://www.brendangregg.com/blog/2017-05-09/cpu-utilization-is-wrong.html 导读：本文翻译自 Brendan Gregg 去年的一篇博客文章 “CPU Utilization is Wrong”，从标题就能想到这篇文章将会引起争议。 文章一上来就说，我们“人人皆用、处处使震惊，用了这么多年的 CPU 利用率，其实是错的
导读：本文翻译自 Brendan Gregg 去年的一片博客文章 “CPU Utilization is Wrong”，从标题就能想到这篇文章将会引起争议。文章一上来就说，我们“人人皆用、处处使用，每个性能监控工具里都在用”的 top 命令里的 “%CPU” 指标，是不对的，其并非用于衡量 CPU 的繁忙程度的正确指标，作者谴五级流水线
简称|描述 IF |Instruction Fetch，取指 ID |Instruction Decode，译码 EX |Execute，执行 MEM| Memory Access，内存数据读或者写 WB |Write Back，数据写回到通用寄存器中 并不是所有指令都要经过这五个阶段，例如运算指令在内存读写阶段并没有什么事情干。 译码的同时，立即数或寄存器的数据也