日常记录（88）DC最后

因为拿不到工艺库和视频资料，workshop中的软肋library_check难以安装，以及workshop的综合失败。

主题

综合RTL到门级电路，采用自顶向下，（自底向上需要考虑顶层的连接中间的寄存器），主要技术包括：

• 边界优化
• 自动打乱分组
• 多核优化
• 并行或寄存器重置时间
  等等
  综合的过程常用以下命令。不存在约束也可综合。
  该命令提供更高的映射努力，算法优化，库分析，边界优化等（结构级、逻辑级、门级）
  compile_ultra
  在设计芯片初期，尽可能做出规划，写出质量高的RTL，使得用DC优化时更方便，不良的代码可能难以满足DC设定的约束。

DesignWare库

DesignWare是SoC/ASIC设计者最钟爱的设计IP库和验证IP库。
DesignWare 元件库包含设计和验证所必备的基础架构 IP，包括数据通路组件、AMBA 片上总线和微控制器（8051、6811）。

算法优化

A+2B+B变为A+3B
AC+BC变为(A+B)*C

负载分隔优化

将要求高的路径单独分开，负载独立便于驱动

边界优化

对门电路等效，改变了结构可能影响形式验证等。

重置时间retiming

对时钟向后移位，尽可能满足约束

分组优化

对超出的时间进行分组优化，而不是只优化最差的那条（可能最差的无法优化）

报告

报告综合后的面积
report_area
报告约束
report_constraint -all

标签：IP,DC,88,DesignWare,分组,日常,优化,综合
来源： https://www.cnblogs.com/bai2022/p/16340284.html