SDC细节归纳

   

       能否写出一份严谨的SDC约束文件，决定了芯片tapeout后数字电路能否正常工作，或者少一些bug。所以写好SDC约束文件，是芯片设计的关键一步。

因此，归纳、整理SDC约束的细节要点很重要，有助于减少出错的风险。

       1.时钟group划分

              create_clock -period xxxx [get_ports clka] -name clkA

              create_clock -period yyyy [get_ports clkb] -name clkB

              set_clock_latency 1.5 [all_clocks]

              set_clock_uncertainty -setup 0.3 [all_clocks]

              set_clock_uncertainty -hold  0.3 [all_clocks]

              set_clock_groups -asynchronous -group {clkA} -group {clkB}

              set_input_delay     2 -clock clk [remove_from_collection [all_inputs]    [list $EXC_PORTS]]

              set_output_delay    2 -clock clk [remove_from_collection [all_outputs]   [list $EXC_PORTS]]

 

标签：set,group,归纳,clock,delay,细节,clocks,SDC
来源： https://www.cnblogs.com/hxing/p/16202700.html