Analog IC Aging-induced Degradation Estimation via Heterogeneous Graph Convolutional Networks

基于异质图卷积网络的模拟集成电路老化退化估计

随着规模的不断扩大，热载流子注入和偏置温度不稳定导致的晶体管老化导致纳米级集成电路（IC）逐渐失效。为了描述多类型设备和连接端口，本文采用了一种异构有向多重图来有效地表示模拟IC后布局网表。我们研究了一种异构图卷积网络（H-GCN）来快速准确地估计老化引起的晶体管退化。在所提出的H-GCN中，开发了一种嵌入生成算法，该算法采用潜在空间映射方法，通过多类型边聚合节点本身及其多类型相邻节点的信息。由于我们提出的H-GCN与动态应力条件无关，因此它可以取代静态老化分析。

半导体微电子器件的两个主要老化相关磨损机制是偏置温度不稳定性（BTI）和热载流子注入（HCI）[2]。随着时间的推移，这些老化效应会导致晶体管参数（例如阈值电压）偏离其标称值，从而导致电路逐渐失效[3–5]。与数字集成电路相比，模拟集成电路更容易受到这些晶体管参数的影响。为了节省开发成本，并在设计过程中提供交互反馈的机会，在将设计提交给硅之前，估计晶体管的诱导退化是计算机辅助设计（CAD）中的一个关键步骤。与布局前的网表相比，布局后的网表老化分析具有更高的效率

卷积神经网络（CNN）在CAD领域取得了巨大成功，如可制造性设计[9]。直观地说，模拟IC网表可以很好地表示为图形。然而，该图是基于不规则网格的数据，不像传统CNN中的卷积和池那样简单。图卷积网络（GCN）被提议在这些基于不规则网格的数据上执行机器学习任务[10,11]
由于典型的模拟IC包含多类型基本设备和多类型连接端口，因此模拟IC网络表具有异构性。因此，传统的GCN不能直接用于模拟IC网络表。本文考虑到不同设计参数的多类型连接端口和设备，采用异构有向多重图来高效地表示布局后的网表。然后，我们提出了一种异质GCN（H-GCN）来快速准确地估计老化引起的晶体管退化。

DNR: A Tunable Robust Pruning Framework Through Dynamic Network Rewiring of DNNs DNR：一种通过动态网络重组DNN的可调健壮剪枝框架

本文提出了一种动态网络重组（DNR）方法来生成剪枝深度神经网络（DNN）模型，该模型对敌对攻击具有鲁棒性，但在干净的图像上仍保持较高的精度。具体而言，所公开的DNR方法基于使用混合损失函数的统一约束优化公式，该混合损失函数将超高模型压缩与鲁棒对抗训练相结合。该训练策略基于混合损失函数计算的每层归一化动量动态调整层间连通性。与需要多次训练迭代的现有健壮修剪框架相比，所提出的学习策略只需一次训练迭代即可实现整体目标修剪率，并且可以调整以支持不规则和结构化的通道修剪。为了评估DNR的优点，在CIFAR-10、CIFAR-100上使用两种广泛接受的模型，即VGG16和ResNet-18，以及在Tiny ImageNet上使用VGG16进行了实验。与基线未压缩模型相比，DNR在所有数据集上提供了超过20倍的压缩，而在干净或对抗性分类精度方面没有显著下降。此外，我们的实验表明，与通过最先进的替代方案可以实现的性能相比，DNR始终能够找到具有更好的清晰和对抗性图像分类性能的压缩模型。

大型模型具有较高的推理延迟、计算和存储成本，这对物联网设备的部署带来了重大挑战。因此，缩小模型[7,19]和模型压缩技术（例如修剪[4,5,12]）获得了显著的吸引力。特别是，早期的研究表明，在没有显著精度下降的情况下，修剪可以删除90%以上的模型参数[4,5]，并且确保修剪后的模型具有结构，可以在广泛的计算平台上观察到性能改进[13]。不幸的是，尽管有大量关于压缩模型在干净数据上的性能的研究，但关于压缩模型在对抗性攻击下的鲁棒性的研究却很少。
本文提出了动态网络重新布线（DNR），这是一个统一的训练框架，用于找到一个具有更高鲁棒性的压缩模型，该模型不需要单独的每层目标稀疏率。特别是，我们引入了一个用于鲁棒压缩的混合损失函数，它有三个主要组成部分：干净的图像分类损失，动态的퐿2-正则化术语的灵感来源于ADMM[6]的放松版本，以及对抗性训练失败。受[4]中基于稀疏学习的训练方案的启发，我们提出了一个单次训练框架，以利用所提出的损失实现一个健壮的修剪DNN。特别是，DNR使用标准化动量动态安排每层修剪比率，在每个历元中保持目标修剪，而无需任何微调。综上所述，我们的主要贡献是：•仅考虑全局剪枝率，我们提出了一个单次（非迭代）训练框架，该框架可同时实现超高压缩比、干净数据的最新精度，以及对扰动图像的鲁棒性我们扩展了该方法，以支持结构化修剪技术，即通道修剪，从而在更广泛的计算平台上实现优势。与只能执行不规则修剪的传统稀疏学习[4]不同，通过结构化DNR生成的模型可以显著加快推理速度。据我们所知，我们是第一个提出一个支持不规则修剪和通道修剪的非迭代健壮训练框架的人。

Automated Test Generation for Hardware Trojan Detection using Reinforcement Learning

基于强化学习的硬件特洛伊木马检测自动测试生成

由于半导体供应链的全球化，芯片上系统（SoC）设计暴露于恶意植入物（俗称硬件特洛伊木马）的风险越来越大。不幸的是，由于现代SOC的指数输入空间复杂性，传统的基于模拟的验证使用数百万个测试向量不适合检测触发条件极其罕见的秘密特洛伊木马。迫切需要开发高效的特洛伊木马检测技术，以确保可靠的SOC。虽然有一些很有前途的测试生成方法，但它们在可伸缩性和检测准确性方面存在严重限制。在本文中，我们提出了一种新的特洛伊木马检测逻辑测试方法，将可测试性分析和强化学习有效地结合起来。具体而言，本文做出了三个重要贡献。1） 与现有方法不同，我们利用可控性和可观测性分析以及信号稀少性来显著提高触发覆盖率。2） 强化学习的使用大大减少了测试生成时间，同时又不牺牲测试质量。3） 实验结果表明，与最先进的技术相比，我们的方法可以显著提高触发器覆盖率（平均14.5%）和测试生成时间（平均6.5倍）。

在特洛伊木马检测方面有很多有前途的研究工作。这些方法可以大致分为两类：侧通道分析和基于仿真的验证（逻辑测试）。侧通道分析侧重于侧通道特征码（如功率、路径延迟等）在预期（黄金规格）和实际（插入特洛伊木马的实现）值之间的差异[6、10、14]。侧通道分析的一个主要缺点是，很难检测到微小特洛伊木马（例如，数百万门设计中的几个门）造成的可忽略的侧通道差异，因为这种差异很容易隐藏在过程变化和环境噪声中。相比之下，逻辑测试对过程变化和噪声裕度具有鲁棒性[3]。然而，在不尝试所有可能的输入序列的情况下激活一个极其罕见的触发器是一个根本性的挑战。由于指数输入空间的复杂性，传统的逻辑测试不适用于大型设计中的特洛伊木马检测。现有的基于逻辑测试的特洛伊木马检测方法有两个基本局限性：计算复杂度高（测试生成时间长）和特洛伊木马检测精度低（触发器覆盖率低）

检测硬件特洛伊木马是解决半导体供应链漏洞的一个新兴而紧迫的需求。虽然有一些很有前途的测试生成技术，但由于其固有的基本局限性，它们在实践中没有用处。具体而言，它们无法提供合理的触发范围。最重要的是，它们需要很长的测试生成时间，而且仍然提供不稳定的性能。为了应对这些严峻的挑战，我们提出了一种使用强化学习的自动测试生成方案，用于有效的硬件特洛伊木马检测。提出的方法做出了几项重要贡献。它探索了信号稀有性和可测试性属性的有效组合，为提高可疑信号的覆盖率提供了新的视角。我们还开发了一个自动测试生成方案，利用随机方法训练的强化学习模型，能够大幅减少测试生成时间。

Fast and Efficient Constraint Evaluation of Analog Layout Using Machine Learning Models

基于机器学习模型的模拟布局快速高效约束评估

模拟电路的布局算法在迭代搜索中探索了许多布局配置。为了引导这些引擎朝向满足设计上的电气约束的布局，本工作开发了一个快速可行性预测器来指导布局引擎。该流程首先识别布局寄生的大致边界，并修剪特征空间。接下来，使用拉丁超立方体采样技术对缩减的搜索空间进行采样，并使用线性支持向量机（SVM）对标记样本进行分类。如果有必要，使用更密集的样本集来支持向量机，或者如果发现约束是非线性的，则使用多层感知器（MLP）。由此产生的机器学习模型可以快速评估放置器中的候选位置，并用于构建多个模拟块的布局。

在本文中，我们提出了一个框架，在该框架中，给定一个电路、其性能规格和模拟电路以提取其性能的测试台，我们使用机器学习（ML）自动提取所有敏感互连寄生之间的相关性，并使用它们为每个约束构建基于ML的紧凑模型。通过我们的方法建立的ML模型可以很容易地进行训练，并用于地点和路线引擎中的快速推理。在布局过程中，考虑到候选布局的RC寄生，我们的模型可以预测布局是否符合规范。因此，我们基于ML的约束建模方法可以引导布局引擎远离可能不满足约束的设计空间部分。我们的ML模型易于评估，对布局引擎的开销可以忽略不计。该框架可以在RC寄生的多维搜索空间中提取所有敏感寄生之间的线性和非线性相关性，并且不依赖于设计数据库。我们使用尽可能简单的模型：快速评估确定线性模型是否可行，然后对线性模型进行优化，或者仅在需要时使用非线性模型。为每个性能约束建立单独的模型。这可以应用于任何模拟电路。

Read your Circuit: Leveraging Word Embedding to Guide Logic Optimization

阅读你的电路：利用单词嵌入指导逻辑优化

缩小逻辑综合工具和物理设计（PnR）工具之间的差距是提高结果质量（QoR）的关键，同时可能缩短上市时间。为了解决这个问题，在这项工作中，我们将逻辑路径形式化为句子，门是一袋单词。因此，我们展示了如何利用单词嵌入来表示泛型路径，并预测给定路径是否可能是PnR后的关键路径。

探讨了机器学习（ML）在逻辑综合和物理设计之间架起桥梁的最新进展。更具体地说，我们提出了一种将通用逻辑路径嵌入低维表示空间的综合方法，这样不仅能够在技术映射之前预测post Place and Route（PnR）关键路径，而且能够利用这些信息在整个流程中指导优化算法。

**逻辑路径很适合CNN，因为它可以被看作是一个一维的网格。**此外，卷积操作通常在有空间关联感的情况下是有意义的。在逻辑路径中，逻辑门出现的环境具有重要作用。由于我们对预测关键路径感兴趣，我们的CNN作为一个二元分类器工作，并预测一个路径是否可能是关键的，给定一个目标时间约束。**逻辑合成和物理设计：逻辑合成分为两个主要步骤：技术独立和技术依赖。在这项工作中，我们在与技术无关的层面上处理网络。因此，该工具将电路表示为一个双向无环图（DAG），其中每个顶点对应于一个布尔原语。**常见的独立于技术的DAG包括And-Inverter Graph（AIG）[20]，或Majority-Inverter Graph（MIG）[1]。在我们的案例中，我们采用了一个商业工具，它使用的基本函数是：not，and2，nand2，or2，nor2，complex2，和flip-flops。在通用优化之后，电路要经过技术映射，然后是物理设计，这就是最终的电路实现。技术映射和物理设计不属于本工作范围，我们请读者参考[4,12]以了解更多细节。在这里，我们注意到。(i) 来自逻辑综合工具的输入图在物理设计流程中起着关键作用，(ii) 物理设计工具的优化能力有限，通常只限于门的尺寸和缓冲。因此，如果设计者不能达到设计约束，他需要在整个流程中重新运行电路，手动调整它们的任何步骤，以优化未能实现时序保证的路径。不幸的是，在整个EDA流程中运行电路是一项耗时的工作；因此，在早期阶段优化正确的路径是非常有益的

Layout Symmetry Annotation for Analog Circuits with Graph Neural Networks

基于图神经网络的模拟电路版图对称性标注

模拟电路的性能容易受到各种布局约束的影响，如对称性、匹配等。现代模拟布局和布线算法通常需要将这些约束作为高质量解决方案的输入，而手动注释这些约束则非常繁琐，需要设计专业知识。因此，电路网表中的自动约束注释是模拟布局自动化的关键步骤。在这项工作中，我们提出了一个基于图学习的框架，通过基于路径的特征提取和标签过滤技术来学习对称约束标注的一般规则。在开源模拟电路设计上的实验结果表明，与最近利用图形相似性和信号流分析技术进行对称约束检测的工作相比，我们的框架能够实现更高的精度。该框架是通用的，也可以扩展到其他成对约束。
模拟布局约束的自动标注是保证两个项目中模拟布局和布线性能的关键预处理步骤。
现有的对称约束标注工作可分为两大类：1）电路分析[6]；2） 图匹配[7-11]。电路分析方法通常需要昂贵的电路模拟来检测对称性和匹配约束[6]。基于图匹配的方法包括基于信号流的图自同构、基于电路模板库的模式匹配和图相似性[7-11]。这些方法的性能要么与模式库的覆盖率高度相关，要么对相似性阈值的选择非常敏感。还有其他一些基于规则和专家知识的模拟尺寸的工作[12-14]。
在这项工作中，我们提出了一个基于图形学习的模拟电路布局对称性标注框架。通过从模拟网络表的图形表示中提取局部和全局特征，我们开发了一个带有专门训练技术的图形神经网络来学习不平衡数据上的节点相似性。我们进一步提出了一个基于规则的过滤器和基于概率的过滤器，有效地减少了错误阳性率。实验结果表明，与现有的基于图匹配和信号流分析的检测算法相比，我们可以获得更高的真阳性率（>90%）和更低的假阳性率（<1%）。除此之外，我们还进一步扩展了两两的对称性和非对称性等限制条件

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PCBench: Benchmarking of Board-Level Hardware Attacks and Trojans

PCBench：板级硬件攻击和特洛伊木马的基准测试

大多数现代电子系统都由印刷电路板（PCB）承载，这使得它们成为无处不在的系统组件，可以有许多不同的形状和形式。为了实现高水平的规模经济，电子系统的全球供应链已演变为PCB板及其各种相关组件的设计、制造、组装和测试的不同部分。因此，现代PCB供应链在其不同阶段暴露出许多漏洞，允许对手引入恶意更改以促进板级攻击。作为一种新兴的硬件威胁，板级攻击和防御技术尚未得到系统的探索，因此需要进行彻底和全面的调查。在缺乏标准的板级攻击基准的情况下，当前对透视对抗措施的研究可能会根据特定攻击的专有变体进行评估，从而防止在不同技术之间进行可信和可验证的比较。根据这一要求，在本文中，我们将系统地定义和分类广泛的板级攻击。首次开发了板级攻击的攻击向量和构造规则。此外，还开发了一种实用可靠的板级攻击基准生成方案，可用于评估对抗措施。最后，基于提出的方法，我们为开源版本创建了一套全面的板级攻击基准。

然而，在所有设计约束中，安全性通常在板级设计中被忽略，尽管由于板级供应链的分段，已经有许多漏洞被利用[1,14,19,28]。遵循全球PCB供应链，不同电子元件的设计、制造、测试和销售由不同的、通常不受信任的方进行。虽然研究人员最近开始研究这个问题并试图制定对策，但他们遇到了一个主要障碍，即缺乏针对多氯联苯的安全评估基准。迫切需要开发代表所有不同类型的板级威胁的基准，以便验证和比较不同的检测技术。
在安全基准测试领域，过去的研究已经在芯片级深入研究了攻击和特洛伊木马。在[24]中，作者提出了不同级别（RTL、网表和布局）的标准基准，以利用漏洞分析流程评估芯片级硬件特洛伊木马及其检测技术。还介绍了基准测试的评估指标，如特洛伊木马的可检测性。尽管在开发芯片级特洛伊木马基准[24,29]方面做了大量工作，但这些方法、设计和评估结果无法直接应用于电路板级。在插入芯片级特洛伊木马的情况下，通常的假设是：芯片块的电源电压和I/O规格都是统一的，恶意电路可以在填充单元或电容单元占据的任何位置实施，而不受路由限制。然而，这些假设在测试板级攻击时并不成立。对于PCB设计，可以有不同的电源电压域，芯片的I/O规格也可以不同。此外，恶意电路的放置和布线受到电路板备用面积和迹线密度的限制。

在本文中，我们在全面分析现有和新出现的板级威胁的基础上，提出了板级攻击的系统定义和全面分类。对潜在的攻击机制和攻击向量进行了检查和评估。此外，还指定了一组约束条件，用于在目标设计中成功实施板级攻击。基于这些约束，开发了一种新的基于规则的基准生成机制，以创建可靠、实用的板级安全基准。本文的主要贡献如下。 •我们根据目标组件和攻击机制对板级攻击和特洛伊木马进行定义和分类。•提出了一种实用可靠的板级硬件攻击和木马基准生成方案。
该方法可以指导研究人员针对新出现的板级漏洞和系统安全威胁制定和评估对策根据所提出的方法，对选定的PCB设计进行大量攻击，以验证所提出的基准测试方法

图1（右）显示了飞行控制器板，它代表了当今电子系统中常见的典型PCB设计。通常，PCB设计过程由以下步骤组成：顶层设计、原理图捕获、PCB布局、PCB制造和电气元件组装。在顶层设计中，根据系统的功能需求和物理约束定义系统架构和框图。因此，PCB的详细规格（例如，物理尺寸、电源布线策略、成本预算等）在此过程中确定。根据方框图，捕获PCB的示意图。在现代设计中，设计师首先会选择能够实现每个模块计划功能的芯片。然后围绕每个芯片设计外围电路，用于支持这些芯片的功能。在原理图步骤结束时，可以生成原理图文件（即网表）和物料清单（BOM）文件。前者包含电气网络连接的信息，后者定义了准确的模型，包括本设计中所有组件的价值、供应商、包装等。
PCB布局类似于数字IC设计的Place&Route（P&R）过程，在原理图捕获步骤之后进行设计。与通常依靠设计自动化工具自动执行的芯片级P&R过程不同，由于对电源完整性、信号完整性、干扰和可组装性的复杂考虑，PCB布局通常是手动执行的。布局文件（即Gerber文件）在此步骤中准备。该文件包含所有元件和布线图形信息，可用于PCB制造。印制电路板制造完成后，根据BOM文件手动或自动组装和焊接组件。可以在流程的每个步骤之间执行测试和验证

基于上述PCB设计过程，我们将**板级攻击定义为在PCB的设计、制造、组装和现场使用的任何阶段故意对PCB进行恶意修改。**在这个定义中，我们假设任何针对板及其相关组件的攻击都可能构成板级攻击。如图1所示，板级攻击包括应用于处理单元（微控制器、FPGA等）、组件（无源组件和ASIC）、跟踪/通孔、制造参数的恶意修改，以及故意违反设计师或分销商设置的正常使用限制，即恶意探测和访问。修改可以在PCB整个过程的任何阶段进行，包括PCB设计、制造、组装和现场使用。根据我们定义的范围，板级特洛伊木马是板级攻击的主要子集。板级特洛伊木马通常包含两部分：触发器和有效负载[24]。触发器监控信号的变化或电路板上的一系列事件。一旦满足触发器的预设条件，有效负载将被激活并执行恶意行为[29]。

Standard Cell Routing with Reinforcement Learning and Genetic Algorithm in Advanced Technology Nodes

基于强化学习和遗传算法的先进节点标准单元路由

在当今的行业中，先进技术节点中的标准单元布局是手动完成的。由于大量设计规则的限制，自动化标准单元布局过程，尤其是布线步骤，具有挑战性。在本文中，我们提出了一种基于机器学习的方法，该方法**应用遗传算法来创建初始候选路由，并使用强化学习（RL）来逐步修复违反设计规则的情况。设计规则检查器将违规情况反馈给RL代理，该代理将学习如何根据数据修复违规情况。**这种方法也适用于具有未知设计规则的未来技术节点。我们在许多标准电池上证明了这种方法的有效性。我们已经证明，它可以手动路由一个被认为不可中断的单元，将单元大小减少11%。
我们提出了一种基于强化学习的方法，以修复具有单向金属的先进技术节点中标准单元上现有路由的DRC错误。该模型在一个标准单元上进行训练，可以转移到我们在库中测试过的所有标准单元。该模型可以对每个细胞进行进一步再训练，以改善结果我们提出使用遗传算法来寻找最小路由并优化DRC错误。它成功地路由了我们库中所有大小复杂的标准单元，无需DRC。与经验丰富的设计师的最佳设计相比，它还以较小的宽度布置多个单元，减少了11%的单元面积我们开发了一个名为Sticks的程序，它直接从基于网格的布局的stick图生成DRC/LVS清洁布局。

标准单元是数字超大规模集成电路设计的基石。现代设计由数亿个标准电池组成。大型半导体公司和知识产权提供商通常有专门的团队为每个技术节点设计标准单元库。每个库通常由数千个标准单元组成。单元设计的优化目标是最小化单元宽度（每个库的单元高度是固定的），以提高区域效率，并在可能的情况下减少线迹使用，从而提高单元性能。自动化标准单元布局不仅可以加快设计过程，还可以进行后期更改。这可以让设计师同时优化标准单元和芯片设计，以获得更好的性能。标准单元布局设计自动化可分为两个主要步骤：布局和布线。放置步骤将晶体管和单元管脚放置在单元内，布线步骤将晶体管端子和单元管脚彼此连接。布线步骤是任何自动布局工具必须解决的最重要和更困难的步骤，因为布线必须能够满足所有设计规则。

Machine Learning-based Structural Pre-route Insertability Prediction and Improvement with Guided Backpropagation

基于机器学习的带引导反向传播的结构预路由可插入性预测与改进

随着半导体技术的发展，标准单元的尺寸越来越小，标准单元的数量急剧增加，从而在集成电路（IC）中实现更多功能。然而，标准单元尺寸的缩小导致了集成电路的许多问题，如时序、功率和电迁移（EM）。为了解决这些问题，提出了一种新型结构预布线（SPR）。这种类型的预布线由冗余平行金属和过孔组成，因此低电阻和冗余子结构可以提高时序和成品率。但是，大面积的开销成为在整个设计中插入此类预路由的主要问题。在本文中，我们**提出了一种基于机器学习的方法来预测放置设计的SPR的可插入性。此外，我们通过使用引导反向传播技术应用模式可视化方法来深入查看我们的模型，并识别导致SPR插入失败的问题布局特征。**实验结果不仅显示了我们模型的优异性能，而且还表明，与商业SPR感知放置工具相比，避免在合法化过程中生成已识别的关键特征可以提高SPR的可插入性。

由于半导体工艺节点的进步，金属特征的宽度显著减小。在先进节点的现代设计中，电迁移（EM）问题和定时闭合的困难都在恶化。为了解决这个问题，采用了特定单元引脚连接的结构预布线（SPR）。图1显示了SPR的结构，其由多条平行的金属线和通孔组成，并且每层上的金属线被放置在优选的布线方向上。在详细布线（DR）程序之前，几个指定的电池管脚将通过SPR预连接到更高的金属层，如图1所示。这种具有更多金属冗余和更低电阻的架构有助于提高产量和时序。由于时序改善的能力，此类预路由通常插入时钟引脚和输出引脚，以减少延迟或/和驱动更大的电流。然而，SPR能否插入到指定的引脚上，在很大程度上取决于附近的电源/接地（PG）条带和单元。图2（a）给出了由于SPR和附近或非门的metal2（M2）引脚之间的设计规则冲突（DRV）导致触发器时钟引脚上SPR插入失败的示例。图2（b）示出了由于SPR和相邻的metal3（M3）PG条带之间的DRV而导致同一引脚上SPR插入失败的另一个示例。因为两个相邻细胞的相对位置以及相邻PG条带中细胞的相对位置是在pla期间确定的
据我们所知，目前还没有针对SPR可插入性问题的研究。在本文中，我们提出了**第一个在放置阶段考虑SPR可插入性的工作。我们首先提出了一个基于CNN的SPR可插入性预测模型，用于预测SPR是否可以成功插入到特定的管脚上。**基于精确的预训练模型，提出了一种基于引导反向传播的问题模式可视化方法来提取导致SPR插入失败的关键特征。最后，从有问题的模式中构造一个简化的特征集，以防止放置者生成那些导致插入失败的模式。主要贡献如下：•据我们所知，这是第一次考虑SPR在安置阶段的可插入性的学术工作。以相邻小区的布局模式和PG条带为主要特征，提出了基于CNN的SPR可插入性级联预测模型我们不仅训练了一个SPR可插入性预测模型，而且还应用预先训练好的模型来指导商业配售商，以避免在单元合法化阶段生成有问题的布局模式。提出了一种基于引导反向传播的问题模式可视化方法来提取导致插入失败的代表性模式。实验结果表明，所提出的基于CNN的级联模型不仅能准确识别SPR插入管脚的故障，而且所提出的基于引导反向传播的模式可视化方法也能准确识别SPR插入管脚的故障

标签：会议,DAC,SPR,基于,2021,板级,设计,特洛伊木马,模型
来源： https://blog.csdn.net/Hekena/article/details/122796133