AD9364中信号链路的理解
作者：互联网
AD9364中信号链路的理解
AD9364信号链路
AD9364中有一个变采样滤波的过程如图所示，并且还给了一个例子，以接收为例
以上述LTE10M为例，根据LTE协议的定义，LTE10M有效带宽为9M。左右0.5M为保护带宽。
尽管上述几个HB滤波器，AD9364提供了固定系数，但为了方便分析我们自己来进行生成。
大概先解释一下上面的一个步骤。
ADC采样率为245.76MHz，
首先经过第一个半带滤波器(HB3)，采样率变成122.88MHz，
然后经过第二个半带滤波器(HB2)，采样率变成61.44MHz
然后经过第三个半带滤波器(HB3)，采样率变成30.72MHz
最后经过一个FIR 通道滤波器(FIR)，进行邻道抑制。这里假设带内波动要求为0.1dB，阻带抑制为40Db。
变速滤波的作用
为什么要将ADC的采样率从245.76M下变频道30.72M来处理呢？
根据采样定理，采样一个IQ复数信号（这个信号对称，且中心处于0频），理论上，采样率只需要大于其带宽即可。因此处理一个10M的信号，理论上大于10M采样率就行了，实际上采样率会更高一些，避免工程上精度损失过多。例如这里采用的是30.72M
大家都看到了，进入ADC的时候有245.76M,如果不经过下变频，其实也是可以处理的，但用245.76MHz的采样率来处理10MHz的信号，真的是杀鸡用牛刀，特别浪费资源。主要体现在哪呢，主要是通道滤波器(FIR)的设计上
为了设计带内波动要求为0.1dB，阻带抑制为40dB，有效带宽为9M，带宽两边0.5MHz过度带的滤波器
【Fs =30.72/245.76,Fpass = 4.5,Fstop = 5,Apass = 0.1,Astop = 40】
在 30.72MHz的采样率下设计，只需要130阶系数
在245.76MHz的采样率下设计，却需要1036阶系数
由此可见，先把采样速率降低，可以极大的节约FPGA资源。
半带抽取滤波器
半带滤波器的理论不在详述，网上能找到很多，优点就是特别节省乘法器资源，因而被广泛使用。一般伴随着插值和抽取一起使用
半带抽取3(HB3) Fs: 245.76MHz，Fpass:5 MHz，Apass:0.001dB
半带抽取2(HB2) Fs: 122.88MHz，Fpass:5 MHz，Apass:0.001dB
半带抽取1(HB3) Fs: 61.44MHz， Fpass:5 MHz，Apass:0.001dB
经过HB3之后，采样率变成了30.72MHz。
假设我们ADC接收到的是如下信号：
其中-5~5M是我们需要的信号，50M左右是其他信号，120M左右也是其他信号
这里来理解一下半带抽取滤波器。先想一下，抽取滤波器，是先抽取，还是先滤波?
抽取定义是每隔一个数据抽掉一个数据，只抽取不滤波行不行？
上图可以看出，所需要的信号被其他信号所混叠。
抽取后，
位于-122.88 ~ -117.88M的频谱将会搬到0~5M的位置，
位于 117.88~ 122.88M的频谱将会搬到-5~0M的位置
因此首先要进行进行进行滤波，将存在于-122.88 ~ -117.88M和117.88~ 122.88M的信号抑制掉。
那其他频点的信号有滤掉么，有滤掉，但抑制没这么大。在这里我们只要保证我们的有用带宽-5MHz ~ 5MHz不被干扰即可，其他地方的混叠不用关注
滤波器幅频响应以及信号输入输出频谱：
第一次抽取滤波后，信号频谱如下：
第二次抽取滤波后，信号频谱如下：
第三次抽取滤波后，信号频谱如下：
最终，信号采样率变成了30.72MHz，且有用带宽-5MHz ~ 5MHz始终没有被混叠。
然后经过通道滤波器，进行邻道抑制，最终频谱图如下：
总结
半带抽取滤波器是为了在降低采样率的同时不会造成信号混叠。
通道滤波器是为了进行邻道抑制
标签：滤波器,采样率,抽取,AD9364,MHz,信号,链路,半带 来源： https://blog.csdn.net/gzy0506/article/details/120730465