第三章 时序逻辑设计基础
作者：互联网
第三章 时序逻辑设计基础
执行一系列的数字系统都可叫做“时序机”，并且其电路可以通过时序逻辑进行建模，时序机和逻辑电路不同，时序机输出不仅取决于当前值，还与
3.1 存储元件
储存元件以二进制的格式存储信息，即存储0和1不同组合。可受时钟控制也可不受时钟控制，也就是说，他们既可以以同步的形式运行，也可以以异步的方式运行
3.1.1 锁存器
图3.1实现了基本的S-R锁存器。根据置位端S和复位端R的输入，电路的交叉耦合连接NOR门或NAND门使得输出存在两个稳定状态0和1
图
3.1.2 透明锁存器
锁存器是电平触发的存储元件，数据存储的动作取决于输入时钟（或使能信号）信号的电平值，仅当锁存器处于使能状态时，透明锁存器的输出才会随数据输入变化而变化，也就是说，输入的变化在输出端有相应的具体体现，即可见的，透明锁存器也叫D锁存器或数据锁存器
3.2 触发器
触发器是边沿敏感的存储元件，数据存储是某一信号的上升沿或者下降沿进行同步的，该信号称为时钟信号
3.2.1 D触发器
D触发器是一种简单的触发器，在每个时钟的有效沿D输入端的当前值，这个值与之前已经储存的数据值无关
描述D触发器的布尔逻辑表达式称为特征方程：Qnext=D
D触发器也可以有其他（电平敏感）输入信号，如置位和复位信号，优先于同步操作并对输出进行初始化
| D | Q | Qnext |
|---|---|---|
| 0 | 0 | 0 |
| 0 | 1 | 0 |
| 1 | 0 | 1 |
| 1 | 1 | 1 |
图3.4 上升沿触发器的D触发器：（a）方框图符号；（b）真值表；（c）输入-输出波形
3.2.2 主从触发器
D触发器也可用两个透明锁存器的主从结构来实现，主透明锁存器在时钟无效沿开始的半个周期对输入信号进行采样改采样值将从周期的下一个有效沿处，传输到锁存器的输出端。
3.2.3 J-K触发器
jk触发器也是边沿敏感的存储元件，在时钟的边沿同步并存储数据。所有存储的数据值取决于时钟有效沿时刻J和K输入端的数据。描述这一触发器的特征方程为：
J-K触发器可由包含数据输入为:
3.2.4 T触发器
T触发器当T输入端信号有效时，输出在时钟有效沿处实现自身的反转，否则输出保持不变。采用T触发器能有效地实现计数器。T触发器的特征方程为:
这种触发器可以通过将J-K触发器的J,K输出端同时与T输入端连接来实现
| T | Q | Qnext |
|---|---|---|
| 0 | Q | Q |
| 1 | Q | Q’ |
3.3 总线与三态器件
总线是连接系统中多个功能单元的多条连线的信号通道，是用于高速传输信号流的通道。与专用信号通路电路相比，通过共享总线会使支持系统架构的整个物理资源以及班级空间开销减少。这种折中的办法可以通过管理总线来避免冲突，总线管理可通过硬件也可通过软件管理
总线可以通过同步方式或者异步方式工作。软件管理总线时，用握手协议来建立并有序完成数据传输，同时总线利用总裁机制来解决多个总线服务请求的竞争问题。
3.4 时序机设计这样依赖性
组合逻辑的输出仅仅是当前输入的瞬时函数，而时序逻辑的输出还依赖历史输入信号，这样依赖性可以用“状态”来表述。时序机的下一行为特征完全可以用它的输入及其当前状态来描述。
时序机被广泛应用于需要指定顺序操作的应用中。例如，用时序机的输出控制计算机的同步数据链路和寄存器操作。
异步时序机的状态转移是不可预测的，因为竞争条件对异步时序机而言是个很大的问题，并且当器件的物理尺寸和信号通路缩小时，这个问题会变得更为严重，因此大部分的专用集成电路（ASIC）都是基于快速同步设计的。
同步时序机被广泛应用，主要其存在以下几个优点：
（1）确保满足触发时刻的建立时间和保持时间的时序约束（对于给定的系统时钟）；
（2）确保由存储单元时钟信号的物理特性所造成的时钟偏移不会影响设计的同步性；
（3）提供了系统异步输入时的同步机制。
对于基于边沿触发的触发器，其同步机的转移状态是通过一个共用时钟的有效沿（上升沿或者下降沿）来实现同步的。
3.5 状态转移图
有限状态机可以借助时序图，状态表，状态图以及算法状态图（ASM图）进行系统的描述和设计。各部分的作用分别如下：
时序图：说明系统内部、系统与周围部件接口间的信号有效与信号转移之间的关系；
状态表或状态转移表：当前状态和输入的各种组合下状态机的下一状态和输出；
状态转移图：确定下一状态和输出逻辑
3.6 设计举例：BCD码到余3码的转换器
啥是余3码呀[狗头问号]
余3码即3及3的倍数全取反，在此基础上排列顺序。
| 十进制数 | 8-4-2-1码（BCD） | 余3码 | 十进制数 | 8-4-2-1码（BCD） | 余3码 |
|---|---|---|---|---|---|
| 0 | 0000 | 0011 | 5 | 0101 | 1000 |
| 1 | 0001 | 0100 | 6 | 0110 | 1001 |
| 2 | 0010 | 0101 | 7 | 0111 | 1010 |
| 3 | 0011 | 0110 | 8 | 1000 | 1011 |
| 4 | 0100 | 0111 | 9 | 1001 | 1100 |
串行比特流的BCD码到余3码转换器可以用Mealy型有限状态来实现
上表码字串行转换器如下：
利用D触发器实现FSM的系统设计方法包括以下以下步骤：、
1）构建状态机的STG；
2）消去等价状态；
3）选取状态码（如二进制码）；
4）对状态编码；
5）求解描述D触发器输入的布尔方程：
6）利用卡诺图化简布尔方程
3.7 数据传输的串行代码转换器
经常用线码（line code）用于数据传输或存储系统中，以降低串行通信信道噪声的影响，或减少数据通路的宽度。
3.7.1 设计举例：用Mealy型FSM实现串行线性码转换
串行线码可以用一个FSM实现，在这种转换器中，通过输入比特流来控制状态机产生编码的输出比特流。
NRZ-曼彻斯特码转换器的输入-输出数据通路
3.7.2 设计举例：用Moore型FSM实现串行线码转换
在Mealy状态机不灵的时候，Mealy状态机容易受到输入比特流中的毛刺影响，如果系统不可忍受这种影响，就必须采用Moore状态机。
3.8 状态化简与等价状态
如果时序机的两个状态对所有输入序列都具有相同的输出序列（和相同的下一状态），则称这两个状态时等价的（=）。时序机的等价状态无法通过观察输出序列的异同对其加以区分；合并等价状态也不会改变状态机的输入-输出特性。通过识别合并等价状态可以化简时序机的状态表和状态转移图，并且在无需综合考虑电路功能的情况下减少硬件开销（没必要对等状态进行编码），一般而言，对每一个有限状态机而言，都会存在至少一个唯一的最简等价状态机。
标签：状态,触发器,第三章,存器,时序,状态机,输入,逻辑设计 来源： https://blog.csdn.net/weixin_42701437/article/details/118302677