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2021-06-28

2021-06-28 19:33:20  阅读:411  来源: 互联网

标签:count 06 data 28 majority 实验 2021 Data reg


一、实验目的:如果一个输入字的多数位被确定为有效,那么可用多数判决( majority)电路确定它的输出。Majorily_4b的描述适用于4位数据通道,并使用一条case语句对位组合进行译码。
二、实验内容:Verilog HDL高级数字设计(第二版)p109 例5.30
三、实验代码:
module Majority #(parameter size=8,max=3,majority=5)(
input [size-1:0] Data,
output reg Y
);
reg [max-1:0] count;
integer k;
always@(Data)begin
count=0;
for(k=0;k<size;k=k+1)begin
if(Data[k]==1)count=count+1;
end
Y=(count>=majority);
end
endmodule

module tb_Majority();
reg [7:0] data;
wire y;
Majority i1 (.Data(data),.Y(y));
initial
begin
data[7:0]=8’b00000000;
#5 data[7:0]=8’b11010011;
#5 data[7:0]=8’b11010100;
#5 data[7:0]=8’b11010101;
#5 data[7:0]=8’b11010110;
#5 data[7:0]=8’b11010111;
#5 data[7:0]=8’b11011000;
#5 data[7:0]=8’b11011001;
#5 data[7:0]=8’b11011010;
#5 data[7:0]=8’b11011011;
#5 data[7:0]=8’b11011100;
#5 data[7:0]=8’b11011101;
#5 data[7:0]=8’b11011110;
#5 data[7:0]=8’b11011111;
#5 data[7:0]=8’b11100000;
#20 $stop;
end
endmodule

四、实验过程截图
在这里插入图片描述
在这里插入图片描述
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在这里插入图片描述
在这里插入图片描述

在这里插入图片描述
六、实验视频:
【实验2-哔哩哔哩】https://b23.tv/lpzoeg

标签:count,06,data,28,majority,实验,2021,Data,reg
来源: https://blog.csdn.net/m0_56187851/article/details/118310046

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