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xilinx 产品系列 山木 知之为知之，不知为不知，未知终可知 2 人赞同了该文章 众所周知, xilinx是 FPGA行业领导者,其产品代表这个行业的发展和应用方向. 从官方网站看, 其器件可分为以下6大类, 其中spartan已是老旧产品, artix, kintex, vertix 依次是低基于xilinx的FPGA在线升级程序，仅7系列以上支持
基于xilinx的FPGA在线升级程序，仅7系列以上支持 YID:71500669728729663ultraTech实验室Xilinx XYNQ-7000系列PSOC芯片分析
Xilinx创造性地将PS(Process System)和PL(Programable Logic)集成到一块芯片中，推出ZYNQ-7000系列可编程SoC，它们使用相同的PS核，区别在于PL部分的硬件资源。官方推荐使用ISE开发工具。 PS和PL各自使用独立的电源，PS-PL之间的内部互联采用CoreLink Network Interconnect(NIC-301)技术zynq 在linux下can总线bus-off无法自恢复的问题
内核dump [ 10.972675] at803x_config_init ! [ 10.973178] IPv6: ADDRCONF(NETDEV_UP): eth2: link is not ready [ 11.629082] macb ff0b0000.ethernet eth0: link up (1000/Full) [ 11.629110] IPv6: ADDRCONF(NETDEV_CHANGE): eth0: link becomes ready [ 11.9808Deepin安装Vivado
实验室3代i5+4G的扬天，卡的离谱，换了win7和新版本的Ubuntu打开Vivado也卡。最近折腾上了Deepin20.4，除了开机慢点，日常用居然流畅到起飞。 Deepin装Vivado2018.3。 1. Xilinx官网下载all_OS的包。这部分和Ubuntu一样，教程很多。 1 $ tar xvzf 包名.tar.gz使用rdfind删除重复文件
很多工具，为了安全和方便，自带了很多库文件。安装软件多之后，系统中有很多重复文件。可以使用rdfind创建硬链接，删除重复文件，节省硬盘空间。 下面检查库libboost_system，根据inode，有六个独立的文件libboost_system.so，而且他们的MD5校验和也都一样。 反复执行命令“rdfind -makehardlink【FPGA】rapid io的使用
参考资料： 【高速接口-RapidIO】1、RapidIO协议概述【高速接口-RapidIO】2、RapidIO串行物理层的包与控制符号 【高速接口-RapidIO】3、RapidIO串行物理层的包传输过程 【高速接口-RapidIO】4、Xilinx RapidIO核详解 【高速接口-RapidIO】5、Xilinx RapidIO核例子工程源码分析Xilinx - WP509阅读笔记 - 了解射频采样数据转换器的关键参数
在直接采样 RF 设计中，数据转换器的特征通常是 NSD、IM3 和 ACLR 参数，而不是 SNR 和 ENOB 等传统指标。 在软件定义无线电和类似的窄带用例中，量化落入感兴趣频段的数据转换器噪声量更为重要； 遗留数据转换指标不适合这样做。 本白皮书首先介绍了传统 ADC 参数（SFDR、SNR、SNDR (XILINX ISE将MCS文件转换为BIN文件
做FPGA远程加载时，如果直接加载MCS文件，因为内部有一些文件是实际不需要的，但是BIN文件里包含的文件就是实际最终的文件，所以最好的方式可以将MCS文件转换为BIN文件，经过查询ISE的CMD可以将MCS文件转换为需要的BIN文件，主要通过如下指令： promgen -p bin -r config_k7_v1_update.mcsISE14.7在Win10系统下使用ila无法生成比特流解决办法
由于win10是64位的系统，ise14.7在win10上一直存在兼容性的问题，导致使用的过程中就总是会出现一些莫名其妙的问题，最近发现如果程序中使用了lia调试IP核，就极大概率无法生成比特流，代码是没有问题的，网上找到两种解决办法： 第一种办法是一直点击重新生成比FMC145-四路16位125Msps AD FMC子卡模块 模拟信号 中频信号采集 信号发出
FMC145-四路16位125Msps AD FMC子卡模块 一、概述 该板卡可实现4路16bit 125Msps AD 功能，是xilinx开发板设计的标准板卡。FMC连接器是一种高速多pin的互连器件，广泛应用于板卡对接的设备中，特别是在xilinx公司的所有开发板中都使用。该AD，DA子卡模块就门Xilinx PLL（Virtex-5）
1. 概述 1.1 CMT Xilinx Virtex-5 FPGA根据不同型号分别有1、2、6个时钟管理片（Clock Management Tile，CMT），每个CMT由一个PLL和两个DCM组成。CMT包含专有路由来连接同一个CMT中的DCM和PLL，使用专有路由可以改进时钟路径。CMT如下图： 1.2 PLL PLL框图如下图：Vivado2018.3安装问题
换了新固态，得重装一下Vivado。以前安装直接点默认，所以没遇到这些问题。 问题1：this tool is not version. any new installation of the tool will overwrite the existing installation. xilinx官网的描述： 解决方法： 如果安装目录有尾随的正斜xilinx platform cable usb驱动安装或错误
平台：win7x64、vivado2014.4、win10x64、ISE14.7 现象： 开始识别为未知设备，没有自动安装驱动设备。 右键更新驱动程序–>浏览计算机以查找驱动程序软件–>path：F:/Xilinx/Vivado/2014.4/data/xicom/cable_drivers/nt64–>点击下一步即可安装（此处nt64代表64位，path是安装xilinx的位置Xilinx FPGA资源解析与使用系列——DSP48E（一）
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 Xilinx FPGA资源解析与使用系列——DSP48E（一） 前言DSP48E1 Slice Features结构细节总结 前言 以7系列FPGA为参考，参考文档（ug479） 一般来说我们大部分的情况，使用到DSP48E1的时候就是将其理解为乘法器。不管是我ISE_14.7_Windows10安装
直接下载安装会报如下错误： There was an unexpected error executing Import ISE Virtual Appliance 解决方案 1.阅读xilinx手册后发现，需要先安装Oracle VirtualBox，安装步骤参考链接2 2.安装完Oracle VitualBox之后,再次安装ISE即可 3.时间设置 {{uploading-image-158671.png(uploxilinx fifo读写仿真验证
当fifo写入200个数停止写入，连续读出300个数，当大于200时，读出fifo最后写入的一个数。 `timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 2021/12/15 14:58:57 // Design Name: // Module Name: tb_fifo // Project Name: // Target Devices: // Too[XILINX-ACAP] AI Engine Architecture
记录一下，至少玩过 截图于以下链接 https://www.xilinx.com/support/documentation/architecture-manuals/am009-versal-ai-engine.pdf https://www.xilinx.com/support/documentation/data_sheets/ds950-versal-overview.pdf 1. Top-Level Block Diagram 2. Tiles in a AIExilinx基础篇Ⅱ（5）Prj1 触摸键驱动LED
1.目的 本节实验目的是板上的触摸键的检测，并驱动LED灯。 2.FPGA芯片型号 XC7A35TFGG484 3.硬件设计 AR101的使用（https://www.docin.com/p-972138456.html），如下描述，当前电路连接方式为输出高电平有效、同步模式。 4.软件设计 // //prj_top.v // `timescale 1ns / 1ps modulXilinx HLS 学习笔记3（for循环优化）
for循环优化 1、基本概念 与for循环相关的基本概念 Pipelining的for循环 for循环的展开 for循环的循环变量的数据类型，是否对综合后结果的资源有所影响 Performance Metrics（衡量指标） 优化方式：采用pipeline 采用Pipeline前后对比我们可以发现，在不采用流水线的时候是过程化JESD204接口调试总结——Xilinx JESD204C IP工程应用
JESD204接口调试总结——Xilinx JESD204C IP工程应用 JESD204C上板调试，我直接跳过了看它的example的过程，因为example blockdesign设计的内容比较多，看起来麻烦。因为我已经有了JESD204B调试的经验，那么JESD204C我依葫芦画瓢，直接把一些重点线连接起来，做一个有收有发的顶层模zynq7000 传统方式制作系统镜像
zynq7000 传统方式制作系统镜像 传统方式制作系统镜像，主要是以下几个步骤: 配置zynq芯片ubootkerneldevice-treerootfs打包制作BOOT.BIN和image.ub 环境配置 系统centos7 安装xilinx的vivado、SDK软件 安装**gcc make g++**等基本编译环境 从xilinx的github上下载交叉编译工modelsim单独仿真有ise ip的工程步骤
这里参考ise+modelsim联合仿真时自动生成的do文件 do文件有.fdo后缀的功能仿真do文件，也有.tdo后缀的时序仿真do文件 1.建库 脚本输入： cd E:/hhh vlib work 或者图形化界面：file->new->library 2.编译文件 vlog “fft_timesim.v” vlog “fft_tb.v” 注意要把文件放入当前工作FPGA
Xilinx 低：Spartan 中：Artix 中：Kintex 高：Virtex 开发板： ZYNQ 仿真工具：ISE 14.7 --> vivado Altera->Intel CPLD：MAX 低：Cyclone 中：Arria 高：Stratix 仿真工具：Quartus II14007.xilinx-备份镜像
文章目录 1 背景 2 Golden Image Search `备份镜像查找` 3 镜像查找机制 4 具体实践 1 背景 当系统在升级过程中，遇到断电、断网，都会导致系统镜像的升级失败从而导致系统无法启动设备变成板砖的情况，xilinx zu 系列提供了备份镜像的来解决此类的问题。具体参考xilinx提供