Vitis

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Vitis平台完成SDK开发

Vitis是Xilinx SDK的继承开发工具，从Vivado 2019.2版本开始启用在Vivado 2019.1及更早版本中，导出的硬件描述文件为.hdf文件，给xilinx sdk使用在Vivado 2019.2及后续版本中，导出的硬件描述文件为.xsa文件，给vitis平台使用若下载的是Vivado 2019.2及后续版本中，硬件描述文件不再通过

vivado无法打开vitis, 卡在loading org.eclipse.e4.ui.css.swt界面，软件无响应

loading org.eclipse.e4 我解决这个问题解决了两天，网上的资料都不行，删文件什么的，都不行。倒腾了很久，最后也不知道怎么突然就好了，记录解决问题的思路：思路 vitis出现的问题都可以去看eclipse, 因为vitis是基于eclipse的，直接搜索vitis是很少资料的，所以就可以转到去找eclipse解

Vitis AI 运行TensforFlow模型

在百度edgeboard fzu3上运行CIFAR10 Classification，介绍Vitis AI TensorFlow设计过程，将Python描述的网络模型运行在Xilinx DPU上。 CIFAR_10数据集输入图片32x32x8 RGB images，完整CIFAR数据集有60k图片，将数据集进行划分，50k进行训练，10k用来验证。 DenseNet结构 DenseNet-121

Vivado / Vitis HLS有什么奇技淫巧？

https://www.zhihu.com/question/456999847/answer/1867361926 写个坑，最近在用vitis hls 在hls里仿真联合仿真全部通过，没问题，vivado综合生成bit流也没问题，上板子输出的结果就不对，资源也够用，找了一万年后来偶然注意到hls中dsp用到了70％，vivado综合后是100％，其他都没满，调整算法，把h

vitis-ai 运行demo

root@xilinx-zcu102-2020_2:~/Vitis-AI/demo/VART/resnet50# ./resnet50 /usr/share/vitis_ai_library/models/resnet50/resnet50.xmodel WARNING: Logging before InitGoogleLogging() is written to STDERR I0526 05:55:06.518329 10499 main.cc:285] create running for

Xilinx FPGA全局介绍

Xilinx FPGA全局介绍现场可编程门阵列 (FPGA) 具有诸多特性，无论是单独使用，抑或采用多样化架构，皆可作为宝贵的计算资产；许多设计人员并不熟悉 FPGA，亦不清楚如何将这类器件整合到设计中。解决办法之一是深入研究主要供应商提供的 FPGA 架构及相关工具；本文从 Xilinx 产品系列开始着

解决Xilinx Vitis的platform out-of-date

使用Vitis进行Zynq的TCP开发通信，建立Platform工程后，需要修改BSP设置，加入Lwip支持才能使用Lwip的函数，但在修改后，平台平台工程提示out-of-date，依然无法添加Lwip的函数。我想是因为修改了还没build，但重新build了很多次，每次都提升“Build Finish”，依然是Out-of-date。排查了

Vitis指南 | Xilinx Vitis 系列（三）

Vitis指南 | Xilinx Vitis 系列（三）大侠好，欢迎来到“艮林子”专栏，本次为艮林子首次和大侠见面，新春佳节之际，略备薄礼，不成敬意，给大侠带来“Xilinx Vitis 系列连载”，给大侠提供参考学习的资料，如有不足之处，还请多多指教。由于内容过多，首篇给大侠列出目录，后续有时间分篇连载，今天带来

【ZYNQ Ultrascale+ MPSOC FPGA教程】第十七章 Vitis准备工程及注意事项

原创声明：本原创教程由芯驿电子科技（上海）有限公司（ALINX）创作，版权归本公司所有，如需转载，需授权并注明出处。适用于板卡型号： AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG 1. 软件环境软件开发环境基于Vivado 2020.1 2. 硬件环境开发板型号芯

Xilinx zynq开发，Linux系统下交叉编译nanomsg库

背景：为了优化socket TCP的传输速率，使代码更具有移植性，遂产生使用nanomsg代替socket TCP的想法。 nanomsg是一个socket library，它提供了几种常见的通信模式，网络层快速、可扩展并且能易于使用。用C实现，且适用于广泛的操作系统，几乎不需要依赖。这里

Vitis-AI集成

Vitis-AI集成 Vitis-AI是Xilinx的开发堆栈，用于在Xilinx平台（包括边端设备和Alveo卡）上进行硬件加速的AI推理。它由优化的IP，工具，库，模型和示例设计组成。设计时考虑到了高效率和易用性，充分发挥了Xilinx FPGA和ACAP上AI加速的全部潜力。 TVM内部当前的Vitis-AI Byoc流可加速边端和云端