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SRIO RapidIO (SRIO)协议介绍(-)
1 导读 1.1 与PCIe的差异 典型的PCIe结构定义了一个以单个中央处理器为核心的计算机系统，比如我们常见的工控机、PXIe机箱控制器、服务器内的IO设备。从系统架构来看，这个结构的优势在于可有统一的软件驱动，软件模型，设备间具备优异的兼容性。兼容性才是王道，厂商就AXI Memory-Mapped SRIO收发控制器
Xilinx的SRIO IP可以用混合的接口或者分Initiator和Target的AXI4-Stream接口，数据是以Hello Format的包格式传输（SRIO IP的文档里有说明）。为了实现SRIO接口直接访问DDR数据空间，需要将Hello Format包格式转换为AXI4 master接口。 在我们的系统中，DSP和FPGA通过x4的SRIO链【通信传输协议】SRIO接口（一）
一、RapidIO 简介 1、总线技术 Rapid IO 的含义 根据百度百科的介绍：“ Rapid IO 是由 Motorola 和 Mercury 等公司率先倡导的一种高性能、 低引脚数、 基于数据包交换的互连体系结构，是为满足和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准。RapidIO主要应用于嵌入基于Xilinx的RapidIO核的SRIO的自定义AXI总线设计
Rapid IO协议由于无主机，且各设备之间可以并行交换信息，所以广泛应用于对交换速率要求高，且交互复杂的应用中。 Xilinx现在有支持Serial RapidIO Gen2的核，可以应用在此场景中，但Xilinx 的 Rapid IO 核对外接口仅有 AXI 流接口 ，且对各类数据流的处理需要外部单独设计，不能方便的对消息Rapid IO implementation时出错
Rapid IO implementation时出错 问题描述 用Z7045实现Rapid IO报以下错误 [Place 30-140] Unroutable Placement! A GTXE_COMMON / GTXE_CHANNEL clock component pair is not placed in a routable site pair. The GTXE_COMMON component can use the dedicated path betweVPX信号处理板VPX3U-2DSP-C6678
VPX-2DSP-C6678板卡是一款 3U OpenVPX标准信号处理板，含两片用于信号处理的TI高端C6678 DSP，每片DSP可支持最大4GB的DDR3 SDRAM，板间可以通过SRIO和PCIe进行互联扩展。该板卡主要应用于雷达、电子对抗、软件无线电等领域。 主要指标 处理能力：2 片TMS320C6678 8-CORES @1GHz/1.25G