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Altera SCFIFO同时读写问题探究

在网上看到关于Altera的SCFIFO核的介绍中,都提到了它可以支持同时读写的功能,但未看到具体的仿真情况。Altera官方的ug中,也未看到关于此的明确描述(也可能是我读文档不仔细)。因此,对该问题进行modelsim仿真,将仿真情况记录于此,大家一起探讨。 首先生成一个256B的SCFIFO核,其主要参

altera FPGA学习笔记

文章目录 一、环境配置1、器件库(1)、[Quartus15器件库下载地址:http://www.ithinktech.cn/index.php?c=content&a=show&id=804](http://www.ithinktech.cn/index.php?c=content&a=show&id=804) 一、语法1、阻塞赋值与非阻塞赋值(1)、阻塞赋值(2)、非阻塞赋值 一、环境配置 1

“FPGA+CPU” 并行处理大行其道

http://www.eepw.com.cn/article/201808/387131.htm   深亚微米时代,传统材料、结构乃至工艺都在趋于极限状态,摩尔定律也已有些捉襟见肘。而步入深亚纳米时代,晶体管的尺寸就将接近单个原子,无法再往下缩减。传统ASIC和ASSP设计不可避免地遭遇了诸如设计流程复杂、生产良率降低、设

软件的选择

      从本篇博客开始,将正式开启FPGA的篇章。首先,全球最大的两家FPGA公司都在美国,分别是Xilinx(赛灵思)和Altera(阿尔特拉)。他们有各自的芯片和EDA工具,Xilinx(赛灵思)前期的软件是ISE,但现在已经停止更新,继而推出了vivado,现在的Xilinx已经被AMD收购。Altera(阿尔特拉)的软件前

Quartus II

Quartus II可以在Windows、Linux以及Unix上使用,除了可以使用Tcl脚本完成设计流程外,提供了完善的用户图形界面设计方式。具有运行速度快,界面统一,功能集中,易学易用等特点。 Quartus II支持Altera的IP核,包含了LPM/MegaFunction宏功能模块库,使用户可以充分利用成熟的模块,简化了设计的

Altera FPGA芯片的管脚快速锁定的一种方法

  1、在工程文件夹下新建一个 .txt 文件,建议用单词来对文件进行命名,打开该 txt 文件,在文件夹中按如下方式编写FPGA 管脚分配信息。   2、在编写好管脚分配的txt文件之后,打开工程界面如图1所示,在菜单栏单击 >> Assignment >> Import Assignments,弹出如图界面如图2所示,在红色框

奋斗的小孩系列 FPGA学习altera系列: 第七篇 添加激励及功能仿真操作

奋斗的小孩系列 FPGA学习altera系列: 第七篇 添加激励及功能仿真操作 作者:奋斗的小孩 郝旭帅(转载请注明出处) 大侠好,欢迎来到FPGA技术江湖,江湖偌大,相见即是缘分。大侠可以关注FPGA技术江湖,在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源,或者一起煮酒言欢。 今天给大侠带来

简谈 Intel altera 和 Xilinx 的 FPGA 区别

简谈 Intel altera 和 Xilinx 的 FPGA 区别 今天和大侠简单聊一聊 Intel altera 和 Xilinx 的 FPGA 区别,话不多说,上货。 最近有很多人在问,学习FPGA到底是选择 Intel altera 的还是 xilinx 的呢,于是我就苦口婆心的说了一大堆,中心思想大概就是,学习FPGA一定要学习 FPGA 的设计思想

嵌入式开发笔记——MCU配置Altera-Cyclone系列FPGA(PS)

作者:zzssdd2 E-mail:zzssdd2@foxmail.com 1、需求描述 FPGA内部是SRAM储存结构,掉电后程序就会丢失,故需要将FPGA程序保存在掉电不丢失的储存介质中(比如FLASH、EMMC、SD卡等),在每次上电时读取程序进行配置。 2、功能分析 项目中使用的FPGA型号是Altera公司(现属于Intel)的Cyclone系

altera和xilinx的fifo对比

本文主要讲述altera和xilinx的fifo部分特性对比: 一、show_ahead 1、intel 在本来是一个空的fifo中,输出数据是多少拍才出现的呢? 如图所示:在rden一直为低电平的情况下,当wren写入第一个数据之后,fifo在第三拍的时候把放在端口Q输出。并不是马上就放在端口Q上。 2、xilinx C_PRELOA

Qsys system 设计指南(Qsys system design tutorial)---概述

原文链接:http://www.cnblogs.com/nios_ii/archive/2011/05/21/2052645.html 在本教程中你建立的QSYS系统用于测试SDRAM,系统将包含SDRAM控制器和例化一个NIOS II处理器和一些嵌入式外设子系统。你通过加入各种QSYS组件来完成QSYS系统,生成测试数据,访问存

Altera Quartus II 12.0订购版下载

原文链接:http://www.cnblogs.com/nios_ii/archive/2012/06/14/2549862.html http://download.altera.com/akdlm/software/acds/12.0/178/iso/12.0_178_acds_windows.iso    2G http://download.altera.com/akdlm/software/acds/12.0/178/iso/12.0_178

Altera DDR2 IP核学习总结2-----------DDR2 IP核的生成

打开IP核工具,然后选择Verilog HDL选项,填写路径,写入文件名DDR2_IP.V,点击next PLL reference clock frequency填入板子晶振的频率50MHZ,这里设置Memory clock frequency为133MHZ,Controller data rate 为Full模式。 芯片型号如果有相同的就选相同的,如果没有就选类似的,然后修改参数。