首页 > TAG信息列表 > MPSoC

MPSoC QSPI Flash 升级办法

启动分区 在系统设计时，在PetaLinux工程里，为boot.bin预留多个启动分区。使用命令cat /proc/mtd或者ls /dev/mtd*，看得到多个分区。 传输新版本boot.bin 通过网络或者其它方式，把新版本boot.bin传输到单板的Linux文件系统。 写新版本boot.bin到QSPI Flash启动分区 使用flashcp 把新版

mpsoc移植axidma

测试出现下面的情况，是因为PL端的FIFO之类设置的比较小导致的。 ./axidma_benchmark AXI DMA Benchmark Parameters: Transmit Buffer Size: 7.91 Mb Receive Buffer Size: 7.91 Mb Number of DMA Transfers: 1000 transfers Using transmit channel 0 and receive channel 1.

【分享】在MPSoC ZCU106单板的HDMI-Tx上基于eglfs_kms的运行QT应用程序

在MPSoC ZCU106单板的HDMI-Tx上基于eglfs_kms的运行QT应用程序 按照在MPSoC上运行基于eglfs_kms的QT应用程序, 可以在MPSoC ZCU106单板的DP上基于eglfs_kms的运行QT应用程序。按照在VCUTRD 2020.1 里设置HDMI-TX显示QT界面, 可以在MPSoC ZCU106单板的HDMI-Tx上基于X11的运行QT应用

Zynq UltraScale + MPSoC单芯片 xilinx vivado 使用示例

  1.介绍   Zynq UltraScale + MPSoC带有通用处理系统（PS），该系统集成了高度灵活的高性能可编程逻辑（PL）部分，全部都在单个片上系统（SoC）上。Zynq UltraScale + MPSoC PS模块包括以下引擎： 基于四核Arm®Cortex™-A53的应用处理单元（APU） 基于双核Arm Cortex-R5F的实时处理单元（RPU） 基

FPGA系列之“Zynq MPSoC PS-PL AXI Interfaces”

本文主要介绍Zynq UltraScale+ MPSoC系列器件的PS-PL之间互连的AXI总线接口。 Zynq MPSoC系列器件的AXI总线结构如下图所示： PS侧可以使用PS-PL AXI接口调用PL侧的硬件加速器等接口。这种互连属于高带宽、低延迟的连接方式。 Zynq MPSoC提供了12个PS-PL AXI端口，详细如下表所

【分享】使用 AXI performance monitors (APM)测试MPSoC DDR访问带宽

MPSoC的DDR控制器的数据通道上集成了 AXI performance monitors (APM)。具体情况，可以参考Xilinx UG1085 (v2.2)中Chapter 15的“Figure 15‐1: PS Interconnect”或者Figure 17-1。 1. APM驱动程序 对于AXI performance monitors (APM)，xilinx提供的驱动程序是drivers\uio\uio_xil

关于Xilinx Zynq UltraScale+ MPSoC的电源管理系统

关于Xilinx Zynq UltraScale+ MPSoC的电源管理系统 Kenshin FPGA开发圈 Zynq UltraScale+ MPSoC是Xilinx公司推出的首款真正意义上的All Programmable异构处理SoC，采用新一代16nm FinFET工艺技术，包含可扩展的32位或64位多处理器CPU，用于实施处理图形和视频的专用硬件引擎、先进的高

【ZYNQ Ultrascale+ MPSOC FPGA教程】第七章 FPGA片内ROM测试实验

原创声明： 本原创教程由芯驿电子科技（上海）有限公司（ALINX）创作，版权归本公司所有，如需转载，需授权并注明出处。 适用于板卡型号： AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG 实验Vivado工程为“rom_test” FPGA本身是SRAM架构的，断电之后，程序就消失，那

【ZYNQ Ultrascale+ MPSOC FPGA教程】第八章FPGA片内FIFO读写测试实验

原创声明： 本原创教程由芯驿电子科技（上海）有限公司（ALINX）创作，版权归本公司所有，如需转载，需授权并注明出处。 适用于板卡型号： AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG 实验Vivado工程为“fifo_test”。 FIFO是FPGA应用当中非常重要的模块，广泛用

【ZYNQ Ultrascale+ MPSOC FPGA教程】第四章 PL的LED实验

原创声明： 本原创教程由芯驿电子科技（上海）有限公司（ALINX）创作，版权归本公司所有，如需转载，需授权并注明出处。 适用于板卡型号： AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG 实验Vivado工程为“led”。 对于ZYNQ来说PL（FPGA）开发是至关重要的，这也是ZYNQ

【ZYNQ Ultrascale+ MPSOC FPGA教程】第六章 FPGA片内RAM读写测试实验

原创声明： 本原创教程由芯驿电子科技（上海）有限公司（ALINX）创作，版权归本公司所有，如需转载，需授权并注明出处。 适用于板卡型号： AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG 实验Vivado工程为“ram_test”。 RAM是FPGA中常用的基础模块，可广泛用于缓存

【ZYNQ Ultrascale+ MPSOC FPGA教程】第二章 硬件原理图介绍

原创声明： 本原创教程由芯驿电子科技（上海）有限公司（ALINX）创作，版权归本公司所有，如需转载，需授权并注明出处。 简介 AXU2CGA/B的特点是体积小并扩展了丰富的外设。主芯片采用Xilinx公司的Zynq UltraScale+ MPSoCs CG系列的芯片，型号为XCZU2CG-1SFVC784E。AXU2CGA的PS端挂载了2片DDR4（1GB

【ZYNQ Ultrascale+ MPSOC FPGA教程】第二十章 PS端RTC中断实验

原创声明： 本原创教程由芯驿电子科技（上海）有限公司（ALINX）创作，版权归本公司所有，如需转载，需授权并注明出处。 适用于板卡型号： AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG   vivado工程目录为“ps_hello/vivado” vitis工程目录为“ps_rtc/vitis” 1

【ZYNQ Ultrascale+ MPSOC FPGA教程】第十七章 Vitis准备工程及注意事项

原创声明： 本原创教程由芯驿电子科技（上海）有限公司（ALINX）创作，版权归本公司所有，如需转载，需授权并注明出处。 适用于板卡型号： AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG 1. 软件环境 软件开发环境基于Vivado 2020.1 2. 硬件环境 开发板型号 芯

【ZYNQ Ultrascale+ MPSOC FPGA教程】第一章 MPSoC芯片介绍

原创声明： 本原创教程由芯驿电子科技（上海）有限公司（ALINX）创作，版权归本公司所有，如需转载，需授权并注明出处。 适用于板卡型号： AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG   vivado工程目录为“ps_hello/vivado” vitis工程目录为“ps_sysmon/vitis

SOC、SOPC、MPSOC、RFSOC、SDSOC的概念及区别

目录 1.SOC2.SOPC3.Zynq-7000 All Programmable SoC4.Zynq UltraScale+ MPSoC5.Zynq UltraScale+ RFSOC6.SDSOC7.总结 1.SOC System on Chip的缩写，称为芯片级系统，也有称片上系统，意指它是一个产品，是一个有专用目标的集成电路，其中包含完整系统并有嵌入软件的全部内容。SOC

Hobbit玩转Zynq MPSoC系列之2：TPG输入+VCU编码+rtp网络传输

  Xilinx官方提供了TPG、MIPI、SDI、HDMI和FILE等接口作为图像的输入源，在工程中例化为V4L2架构设备，供上层软件调用。TPG全称为Test Pattern Generator，为FPGA逻辑产生的一个模拟图像源，可提供一系列不同模式的模拟图像，对于初学者而言是学习V4L2架构、Gstreamer命令以及调试流

【分享】MPSoC R5引导4个A53和两个R5的应用程序的例子

1. 介绍 2. FSBL 3. 应用程序例子 4. 内存分配 5. R5引导4个A53和两个R5的bif文件例子 6. R5引导4个A53和两个R5的启动记录 7. APU Module 8. RPU Module 1. 介绍 有工程师反馈R5引导A53和R5的应用程序后，A53和R5的应用程序没有正确执行。因此做了一个MPSoC R5引导4个A53和两个R5

MPsoc开发板增加对4ev的支持，来看看都有哪些升级？

上一年 米尔发布国内首款 超高性能Zynq UltraScale+ MPSoC开发平台 MYC-CZU3EG核心板及开发板 引起市场的热烈反响 今年给大家带来重磅升级 增加对Xilinx ZU4EV的支持 一起来看看都有哪些升级吧？ 一、更强大的核“芯” MYD-CZU3EG/4EV是米尔科技推出的一款功能全面的高规格Zynq Ul

【分享】 在Vivado里关闭R5/GPU，降低Xilinx MPSoC的功耗

  1. Vivado里关闭R5/A53/GPU 有些应用中，需要降低Xilinx MPSoC的功耗。缺省设置中，R5/GPU都被使能。如果需要省电，可以在Vivado里关闭R5/GPU。步骤如下： 选中 MPSoC IP，在右键菜单中选择Block Properties. 在窗口Block Properties中，选择Properties.     在窗口中，展开 “Config

xilinx zcu106 vcu demo

board：zcu106 tool： vivado 2019.2   vitis 2019.2   petalinux 2019.2 doc：PG252 UG1209 ref：http://www.zynqnotes.com/a-simple-vcu-design ref：https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/176783395/Zynq+UltraScale+MPSoC+VCU+TRD+2019.2   想demo一个简单的例

超低延时4K时代来临！米尔基于Zynq UltraScale+MPsoc边缘视觉套件VECP发布

“人们常说眼睛是心灵的窗户，带着你我看清现实世界。”在工业发展中，工业智能化替代了人类的手脚，而机器视觉就是智能化的眼睛，让其更精准的解决工业场景需求。同时智能化物联网时代不断发展的今天对机器视觉产生了更高的要求。面对市场的挑战，米尔推出了可定制化专业视觉计算平台VECP（Vi

在PL设计中使用Xilinx MPSoC EMIO GPIO，并使用脚本设置MPSoC EMIO GPIO

  MPSoC 为PL提供了96个GPIO，通过EMIO管脚链接到PL。普通PL设计，一般只会用到几个GPIO管脚。可以使用Vivado IPI中的Slice IP， 从其中分出指定数量的管脚。     Slice配置界面   上图中，输入宽度是95，因为pl_reset占用率一个管脚。slice从输入中提取emio的[7:5]