数字逻辑基础与Verilog设计——实验过程记录

第三 ，四次实验过程记录：
译码器的门级建模
打开quartus II20.1版本选择Verilog HDL File新建文件

2.打上编译代码

3，运行

4，与Modelsim联合

运行结果

标签：逻辑,记录,Modelsim,实验,Verilog,HDL,译码器
来源： https://blog.csdn.net/qq_56128960/article/details/117136450