verilog例化文件参数传递defparam与#

verilog中两种传递例化文件中参数的方法：

当一个模块引用另外一个模块时，高层模块可以改变低层模块用parameter定义的参数值，改变低层模块的参数值可采用以下两种方式：

1) defparam 重定义参数

语法：defparam path_name = value ;

低层模块的参数可以通过层次路径名重新定义，如下例：

module top ( …)
input…;
output…;
defparam U1 . Para1 = 10 ; //例化模块中的参数, 模块M1参数 para1 的缺省值为5，而模块top实例了M1后将参数的值改为10。
M1 U1 (…);
endmodule

要例化的模块：
module M1(…);
parameter para1 = 5 ;
input…;
output…;
…
endmodule

2) 实例化时传递参数

在这种方法中，实例化时把参数传递进去，如下例所示：

module top ( …)
input…;
output…;
M1 ＃( 10 ) U1 (…);
endmodule

在该例中，用#( 10 )修改了上例中的参数para1，当有多个参数时，用逗号隔开，如＃( 10 , 5 ,3 )传递了3个参数值。

模块参数的方法使得模块的重用性更强，当需要在同一个设计中多次实例化同样的模块，只是参数值不同时，就可以采用模块参数的方式，而不必只因为参数不同产生了多个文件。

Verilog（`define、parameter、localparam三者的区别及举例）

1、概述

`define：作用 -> 常用于定义常量可以跨模块、跨文件;

parameter：     作用 -> 常用于模块间参数传递;
                        范围 -> 本module内有效的定义;

localparam       作用 -> 常用于状态机的参数定义;
                        范围 -> 本module内有效的定义，不可用于参数传递;
                        localparam cannot be used within the module port parameter list.

2、parameter应用举例

verilog中的parameter和localparam的区别_emperor_strange的博客-CSDN博客 https://blog.csdn.net/emperor_strange/article/details/85756785

parameter
概念：本module内有效的定义，可用于参数传递；
           如果在模块内部定义时无法进行参数传递，
           若在模块名后照下面这样写则可以进行传递
举例：定义->

模块定义
module video_in
#(
parameter MEM_DATA_BITS = 64,
parameter INTERLACE = 1 // 0
)
(
input clk,
input rst_n,
output burst_finsh
);

模块例化参数，这种有参量名称的方法应该不用按顺序。
video_in
#( .MEM_DATA_BITS ( 64 ),
.INTERLACE ( 1 )
)
u_video_in (
.clk (clk_50m),
.rst_n (rst_n),
.burst_finsh (burst_finsh)
);

标签：defparam,定义,module,参数传递,参数,verilog,模块,parameter,例化
来源： https://blog.csdn.net/u010879745/article/details/117048399