知识星球问答精选(附五一赠书活动)
作者:互联网
知识星球问答精选(附五一赠书活动)
五一小编一个人在带娃,当全职奶爸,吃喝拉撒耍全部包了。白天带娃耍,晚上还得哄娃睡觉。因此只能等晚上哄娃睡下后才能抽空码字。不知各位五一都去哪里玩了,玩的开心否?不管怎样,祝各位五一小长假玩得 happy。
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好了,下面进入今天的主题分享。今天小编精选了知识星球上的几个问答,并进行了一个相对详细的解析。
1.Becky Lu 提问:星主,加 Dcap 是怎么考虑的呢?越多越好吗?多了有什么问题呢?还有 Dcap 的漏电多少可以接受呢?
【点评】插 decap 能减少动态 ir drop,特别是高频模块尽量多插点。Decap 的插法大体上有两种方式,一种是 placement 就预先按照一定的规律将 decap cell 均匀摆放在芯片中,另外一种是在 chip finish 插 filler 时添加 decap 。这两种插法各有利弊,小编更倾向于选用第一种方式,你们知道为什么吗?
粉丝的鼓励是担心 decap 插太多了,decap 本身的 leakage 会上来。但是这部分很小一般没事的。当然没有一个具体的数值,只能通过功耗分析和 ir 分析来选择。
数字 IC 设计后端实现前期预防 IR Drop 的方法汇总
2. 水手辛巴德提问:星主 ,umc 40nm 工具 icc2014-sp4 做下来有两个问题请教?1 :hm lib 和 nm lib 混用 插完 filler 在 calibre 中验证 drc 会有 vt (注入层 plus)spacing 的错,在 icc 中有办法解决没?hm 3 倍以下的 filler 会有 drc 问题?2:在项目后期遇到某些小驱动 cell 附近有 Short 和 DRC,何解?
【点评】Design 中是可以混用不同阈值的 library cell,比如混用低阈值和高阈值的 cell,混用不同 channel length 和不同 VT。在 chip finish 插 filler 时大部分工艺节点都没有一倍 filler 的 cell(或者是禁用),所以插 filler 时需要带上 no_1x 选项。当然前提是你布局布线后的 database 中不能出现一倍 filler 的缝隙,否则 filler 就插不满。而保证这个前提实现的手段就是需要在数字后端 placement 阶段设置 placement 的 space rule。
对于 foundary 提供的 library cell 本身是否存在 drc 问题,是需要自己对 library 进行 QA,比如基于 foundary 的 runset 跑DRC 和 LVS。如果大部分 cell 内部自己存在 DRC,需要尽快与 foundary 进行确认。如果 DRC 是存在局部 pin density 比较高的 cell 上,则可以通过sizeup 或者设置 keepout来解决 DRC 和 short 问题。
3. 电路结构如上图所示:Delay: 所有 buffer, E->ECK, CK/CKN->Q,G1/G2, delay 均为 1, 所有 net delay 0。FF1~FF3: setup 3, hold 3 ICG1: setup 3,hold 3。
a) clock 定义如下,计算电路中所有 path 的 setup/hold slack 分别是多少?
create_clock–name CLK –period 10 –waveform {0 4} [get_ports CLK]
FF1->FF3 setup slack=10+3-2-3-3 = 5 hold slack=2+3-3-3=-1
FF2->FF3 setup slack=10+3-4-2-5-3=-1 hold slack =4+2+5-3-3=5
FF3->ICG1 setup_slack=10-3-2-3=2, hold slack=3+2-3=2
b) 加上以下设置,请重新计算电路中所有 path 的 setup/hold slack?
set_timing_derate–early–cell_delay 0.8
set_timing_derate–late–cell_delay 1.2
FF1->FF3 setup slack=10+3*0.8-(2+3)*1.2-3 = 3.4, hold slack=(2+3)*0.8-3*1.2-3=-2.6
FF2->FF3 setup slack=10+3*0.8-4-(2+5)*1.2-3=-3 hold slack =4+(2+5)*0.8-3*1.2-3=3
FF3->ICG1 setup_slack=10-(3+2)*1.2-3=1, hold slack=(3+2)*0.8-3=1
这道题是某高校数字 IC 后端校招笔试题目。其实是考察 setup,hold 的基本概念以及考虑 OCV 效应的 setup 和 hold 的简单计算。出题人还故意设置了一个陷阱------ 给出的时钟占空比并不是 1:1。
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