verilog锁存器和触发器

1、基本概念

锁存，就是输入信号变化时，输出不发生变化时，就是触发器或者锁存器。触发器的敏感信号是clk，即触发器是知道被延时了多少。对于锁存器来说，延时是不确定的。一般电平触发容易出现锁存器。电平相对输出的变化时间是不确定的。这也就是锁存器不推荐使用的原因。

2、设计原理

always用边沿做触发器，用电平做锁存器。

3、实际应用

always@(posedge clk)begin
    a<=b+c;
end

always@(c)begin
    a<=b+c;
end

前面的是触发器，后面的是锁存器。

4、细节要点

锁存器会在综合时出现报错，除非比较熟悉，一般不用锁存器。但是，锁存器是可以简洁电路。所以，必要时，使用assign语句生成的锁存器没有警告，可以使用。至于如何使用锁存器，这个以后有时间再学。

标签：触发器,存器,clk,always,之锁,电平,verilog
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