Logisim计组实验七 乘法器

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文章目录

• 五位阵列乘法器
• 电路图
• 时间延迟分析
• 五位无符号乘法流水线
• 原理图
• 电路图
• 原码一位乘法器
• 原理图
• 电路图
• 补码一位乘法器
• 原理图
• 电路图

五位阵列乘法器

电路图

此处注意：全加器FA的cout端是进位端而非输出端

使用硬件控制比循环累加的速度快得多。
但是存在串行进位链
改进版：

时间延迟分析

T是计算相加数的一级门延迟
3n–>2n
性能差别在1.5倍

五位无符号乘法流水线

原理图

这里的$XY_{n}$XYn​是通过这种集线器电路实现的，也就是X和Y的不同位

电路图

一看就是老电工了
过程就是：驱动时钟–打开使能端–产生新的随机数–关闭使能端–计算

原码一位乘法器

原理图

电路图

补码一位乘法器

原理图

电路图

标签：计组,Logisim,时间延迟,原理图,电路图,五位,乘法器,原码
来源： https://blog.csdn.net/treblez/article/details/105959714