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鎖相迴路(PLL)基本原理

作者:互联网

摘要:
鎖相迴路(PLL)電路存在於各種高頻應用中,從簡單的時脈淨化電路到用於高性能無線電通信鏈路的本振(LO),以及向量網路分析儀(VNA)中的超快開關頻率合成器。本文將參考上述各種應用來介紹PLL電路的一些構建模組,以指導元件選擇和每種不同應用內部的權衡考慮,這對新手和PLL專家均有幫助。本文參考ADI公司的ADF4xxx和HMCxxx系列PLL和壓控振盪器(VCO),並使用ADIsimPLL(ADI公司內部PLL電路模擬器)來展示不同電路性能參數。

基本配置:時脈淨化電路
鎖相迴路的最基本配置是將參考訊號(FREF)的相位與可調回饋訊號(RFIN) F0的相位進行比較,如圖1所示。圖2中有一個在頻域中工作的負反饋控制迴路路。當比較結果處於穩態,**即輸出頻率和相位與誤差檢測器的輸入頻率和相位匹配時,我們就可說PLL被鎖定。**就本文而言,我們僅考慮ADI公司ADF4xxx系列PLL所實現的經典數位PLL架構。

該電路的第一個基本元件,是鑒頻鑒相器(PFD)。PFD將輸入到REFIN的頻率和相位與回饋到RFIN的頻率和相位進行比較。 ADF4002是一款可配置為獨立PFD(回饋分頻器N = 1)的PLL。因此,它可以與高品質壓控晶體振盪器(VCXO)和窄低通濾波器一起使用,以淨化高雜訊REFIN時脈。
圖1. PLL基本配置
圖2.PLL基本配置

鑒頻鑒相器

圖3.鑒頻鑒相器
圖3中的鑒頻鑒相器將+IN端的FREF輸入與和-IN端的回饋訊號進行比較。它使用兩個D型觸發器和一個延遲元件。一路Q輸出使能正電流源,另一路Q輸出使能負電流源。這些電流源就是所謂電荷泵。有關PFD操作的更多詳細資訊,請參閱參考文章"用於高頻接收器和發射器的鎖相迴路"。

使用這種架構,下面+IN端的輸入頻率高於-IN端(圖4),電荷泵輸出會推高電流,其在PLL低通濾波器中積分後,會使VCO調諧電壓上升。如此,-IN頻率將隨著VCO頻率的提高而提高,兩個PFD輸入最終會收斂或鎖定到相同頻率(圖5)。如果-IN頻率高於+IN頻率,則發生相反的情況。
圖4.PFD錯相和頻率失鎖
圖5.鑒頻鑒相器、頻率和鎖相
高頻整數N分頻架構

為了產生一系列更高頻率,應使用VCO,其調諧範圍比VCXO更寬。這常用於跳頻或擴頻跳頻(FHSS)應用中。在這種PLL中,輸出是參考頻率的很多倍。壓控振盪器含有可變調諧元件,例如變容二極體,其電容隨輸入電壓而改變,形成一個可調諧振電路,從而可以產生一系列頻率(圖9)。PLL可以被認為是該VCO的控制系統。

回饋分頻器用於將VCO頻率分頻為PFD頻率,從而允許PLL生成PFD頻率倍數的輸出頻率。分頻器也可以用在參考路徑中,這樣就可以使用比PFD頻率更高的參考頻率。ADI的ADF4108就是這樣的PLL。PLL計數器是電路中要考慮的第二個基本元件。

圖9.壓控振盪器
PLL的關鍵性能參數是相位雜訊、頻率合成過程中的多餘副產物或雜散頻率(簡稱雜散)。對於整數N PLL分頻,雜散頻率由PFD頻率產生。來自電荷泵的漏電流會調變VCO的調諧埠。低通濾波器可減輕這種影響,而且頻寬越窄,對雜散頻率的濾波越強。理想單音訊號沒有雜訊或額外雜散頻率(圖10),但在實際應用中,相位雜訊像裙擺一樣出現在載波邊緣,如圖11所示。單邊頻相位雜訊是指在距離載波的指定頻率偏移處,1 Hz頻寬內相對於載波的雜訊功率。
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整數N和小數N分頻器

在窄頻應用中,通道間隔很窄(通常<5MHz),回饋計數器N很高。透過使用雙模P/P + 1預分頻器,如圖12所示,可以利用一個小電路獲得高N值,並且N值可以利用公式N = PB + A來計算;以8/9預分頻器和90的N值為例,計算可得B值為11,A值為2。對於A或2個週期,雙模預分頻器將進行9分頻。對於剩餘的(B-A)或9個週期,它將進行8分頻,如表1所示。預分頻器一般利用較高頻率電路技術設計,例如雙極性射極耦合邏輯(ECL)電路,而A和B計數器可以接受這種較低頻率的預分頻器輸出,其可以利用低速CMOS電路製造,以減少電路面積和功耗。像ADF4002這樣的低頻淨化PLL省去了預分頻器。
圖12.具有雙模N計數器的PLL

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頻內(PLL迴路路濾波器頻寬內)相位雜訊受N值直接影響,頻內雜訊增幅為20log(N)。因此,對於N值很高的窄頻應用,頻內雜訊主要由高N值決定。利用小數N分頻合成器(例如 ADF4159 或 HMC704),可以實現N值低得多但仍有精細解析度的系統。這樣一來,頻內相位雜訊可以大大降低。圖13至圖16說明了其實現原理。在這些示例中,使用兩個PLL來生成適合於5G系統本振(LO)的7.4 GHz至7.6 GHz頻率,通道解析度為1 MHz。ADF4108以整數N分頻配置使用(圖13),HMC704以小數N分頻配置使用。HMC704(圖14)可以使用50 MHz PFD頻率,這會降低N值,從而降低頻內雜訊,同時仍然支援1 MHz(或更小)的頻率步長——可注意到性能改善15 dB(在8 kHz偏移頻率處)(圖15與圖16對比)。但是,ADF4108必須使用1 MHz PFD才能實現相同的解析度。

**對於小數N分頻PLL務必要小心,確保雜散不會降低系統性能。**對於HMC704之類的PLL,整數邊界雜散(當N值的小數部分接近0或1時產生,例如147.98或148.02非常接近整數值148)最需要關注。解決方法是對VCO輸出到RF輸入進行緩衝,以及/或者做精心的規劃頻率,改變REFIN以避免易發生問題的頻率。
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上图为整数分频

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小数分频

参考文献:

【1】https://www.analog.com/cn/design-center/landing-pages/002/tech-articles-taiwan/phase-locked-loop-pll-fundamentals.html#

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标签:PFD,相位,基本原理,VCO,頻率,鎖相,PLL,雜訊
来源: https://blog.csdn.net/qq_43042339/article/details/104086717