Verilog

1.时序电路建模中，用非阻塞赋值
2.latch建模时，用非阻塞赋值
3.用always块描述组合电路时采用阻塞赋值
**备注：2和3的区别点在与always块中是否列出了所有变量名在敏感事件表中。如果没有，则会产生latch。
4.一个always块中同时存在组合逻辑时序逻辑。则都要用非阻塞赋值。
5.不要再多个always块中为同一个变量赋值
6.用$strobe显示非阻塞赋值变量值。
7.不要使用#0.

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标签：用非,always,数字电路,阻塞,建模,注意事项,latch,赋值
来源： https://blog.csdn.net/weixin_43093575/article/details/104052290