P & R 8
作者：互联网
Floorplan：
要做好floorplan需要掌握哪些知识跟技能？
通常，遇到floorplan问题，大致的debug步骤跟方法有哪些？
如何衡量floorplan的QA?
T：Block level的floorplan最重要的就是size和timing。首先需要研究macro之间的data flow，可以根据这个信息摆一个大致的floorplan，尽量的减少线长，算好macro之间所需要的间距，调整好pin的朝向。在PG都打好之后，可以简单粗暴一步不漏地从头跑到尾来衡量block size等是否合理。其次需要考虑timing的问题，对于某些高要求的block，需要通过place timing result反过来调整floorplan会有很多fp/place之间的来回，并且还需要通过 bound, group, preplace 等手段去人工干预工具的结果。
top level的floorplan需要对全局有把控，跟 package, IP, PAD, foundary 等有很多互动，需要跟前端和供应商不停的沟通review看spec等，对知识面要求很广。在这些基础上还要控制芯片的面积，feasibility，电源网等，并根据个block之间的 data flow, timing紧密程度和block的可行性来进行partition。
P：FP的形状最好规则，size能满足density的需求，power是ir 和resource的综合考虑。mem和io的摆放是基于对design数据流的理解。Innovus fp的gui界面特别好用应该是公认的。checkFplan应该可以报出所有于row, track相关的问题
A：Floorplan需要会操作gui界面，memory，ip都需要摆。QA需要做try run看看timing, congestion好不好。
Placement:
要做好placement需要掌握哪些知识跟技能？
通常，遇到placement问题，大致的debug步骤跟方法有哪些？
如何衡量placement的QA?
T：placement需要考虑的是timing，power，congestion。
基本上就是通过timing result以及各种分步reports和之后步骤的结果来分析QA，从而决定是否需要通过bound, group, preplace等人工手段去干预，或者做logic调整，禁用某些cell，更改工具流程等等。
P：place 主要考虑timing, overflow，好的place应该是critical的path放的尽量集中且没有overflow的问题。Innovus的优势在于skp，同时考虑timing, overflow和wirelength。
A：place需要会在ideal clock情况调整脚本，可能会用到useful skew调整来控制congestion，同时meet timing。
CTS:
要做好CTS需要掌握哪些知识跟技能？
通常，遇到CTS问题，大致的debug步骤跟方法有哪些？
如何衡量CTS的QA?
T：低要求的只要后期timing可以收敛，直接跑脚本就可以。
高要求的在做之前要理顺clocktree结构，仔细看工具log, clock report，查看treelevel, design rule, skew。有选择地使用clockcell, target design rule尽量把tree做短。在对clock tree和工具熟悉的基础上甚至可以单独准备一个cts sdc以及平衡tree在不同corner之间的长度功耗等。
在把握住以上的要求后，进一步使用后续步骤的hold, setup timing去反过来检查tree的质量。
P：cts主要看clk tree的skew, slew和latency。innovus的ccopt有强大的chain based useful skew的能力，在得到最好的timing的同时实现这三个目标。
A：cts要知道如何看clock tree结构，如何利用工具把tree按照sdc的要求实现。
Route:
要做好Route需要掌握哪些知识跟技能？
通常，遇到Route问题，大致的debug步骤跟方法有哪些？
如何衡量Route的QA?
T：route这一步随着工艺的进步xtalk效应越来越严重，xtalk在绕线之前基本很难衡量，往往在绕线后会引起时序不收敛和runtime的增长，在极端情况下有可能会引起block的面积增长。
route的问题需要仔细去排查PR工具的drc report，一般需要注意short, total drc, drc type.
P：route首先要保证能route通没有drc，然后就是route前后的timing尽量一致，innovus的global Route和detail Route均是timing driving的，能很好满足以上两点。
A：Route要知道如何调整工具把design route通的前提下提升yield，主要是double via或dfm via的ratio
DRC:
要做好DRC需要掌握哪些知识跟技能？
通常，遇到DRC问题，大致的debug步骤跟方法有哪些？
如何衡量DRC的QA?
T：低要求的基本只要看到某些常见的drc violations知道怎么修就可以了。
高要求的则需要对foundary不同工艺的rule file和工具的tech file有一定的了解以及对layout有一定的概念。通过这些知识在PR初期可以预见和规避掉一些潜在致命的drc错（比如base layer或部分metal Layer的错）。此外还可以人肉过滤PR工具里的drc report, 高效率的找到可能的root cause及相应的workaround.
A：DRC要会把出现的问题分类，是base layer还是Metal layer，同时确定是routing可修还是要动cell位置，甚至需要再调整floorplan。
标签：,需要,floorplan,Route,tree,timing,drc 来源： https://www.cnblogs.com/lelin/p/11405616.html