韦东山嵌入式第一期学习笔记DAY_6——10_1_S3C2440时钟体系结构（S3C2440手册时钟部分分析）

作者：GWD 时间：2019.7.7

一、课程内容
1、介绍了S3C2440配置时钟的几个寄存器
二、S3C2440_Clock部分分析
1、OVERVIEW部分

分析：S3C2440可以产生FCLK时钟给CPU、HCLK时钟给AHB高速总线、PCLK时钟给APB低速总线设备；还有两个锁相环用于匹配(提升)晶振的时钟频率；
2、FUNCTIONAL DESCRIPTION

主时钟来自一个外部的晶振；
3、
这个寄存器是由硬件制作时决定的，开发板连接的是低电平接地了。
4、

这里有两个分频器，所以在下文中要去寻找这两个分频器，并分别进行设置。
5、phase locked loop(PLL)

手册中已经给出M、P、S参考值了


6、时序图

时序分析：上电后，复位引脚自动低电平，这个时间段FCLK应用的是默认晶振的频率，由此可知，若不进行时钟设置的话，芯片用的就是晶振12MHZ频率；然后MPLL操作；最后设置分频产生新频率，之后FCLK会在新的频率下运行；
7、


由此表知道HCLK与PCLK的时钟都是以FCLK为基础的然后进行分频操作

8、

由手册知道，CPU应该处于异步通信模式
9、

分频设置，通过MPLLCON设置FCLK为400MHZ

三、代码（无）

标签：分频,晶振,FCLK,频率,S3C2440,DAY,时钟
来源： https://blog.csdn.net/gongweidi/article/details/95025739