VerilogHDL仿真中宏定义方式

1、条件编译
1)Command-line plus argument
+define+MacroName
-define MacroName(wolf评论：应该可以，小心验证，大胆使用！)
+define+++…… +
2)compiler directive
define MacroName 主要应用于条件编译，如下 'ifdef MacroName 语句块1; 'else 语句块2; 'endif 2、文本替换 1)Command-line plus argument +define+MacroName＝“<macro_string>” 2)compiler directivedefine <macro_string>
应用举例。
define wordsize 8 reg [1:wordsize] data;

注意：
+define+MacroName不要与＋String 混淆；
+String与$test$testplusargs配合使用；

+define+MacroName＝“<macro_string>”不要与＋string＝variable混淆，
＋string＝variable与$value$valueplusargs配合使用；

标签：仿真,String,VerilogHDL,中宏,argument,Command,MacroName,string,define
来源： https://blog.csdn.net/weixin_43274923/article/details/94393571