1 开始

1.1 输出逻辑1

直接assign one = 1'b1 ，给output one赋值1'b1，表示1bit数值，b=二进制，o=八进制，d=十进制，h=十六进制

1.2 输出逻辑0 

可以直接提交，因为在Quartus中，输出端口默认赋值为0，但使用默认赋值使危险的，不推荐的

或者 assign zero = 1'b0;

2.Verilog语言

2.1 基础

2.1.1 简单电线

创建一个电线，即assign out = in 

2.1.2 四线

不同于编程语言，Verilog中的赋值语句不是串行，即并不是表示将a的值复制到b上，而是描述a b之间的连接关系，所以是并行

assign语句是具有方向性的，必须 assign output = input ，否则会报错

2.1.3 非门（反相器）

assign语句中取反操作有 ~（逐位取反）和 ！（逻辑取反），逻辑取反的结果只有一位，一般只用于单次时钟信号，逐位取反的结果位宽与输入信号相同

2.1.4 与门（AND）

out = a & b ; 即 out = a + b

2.1.5 或非门（NOR）

out = ~ ( a | b ) ; ab同时为 0 时，a | b = 0，其余 a | b = 1

2.1.6 异或非门/同或（XNOR）

相同为1，不同为0

assign out = ~(a ^ b) ;

assign out = a ^ ~b ;

assign out = a ~^ b) ;

 

标签：语句,HDLBits,取反,边学,2.1,赋值,assign,边刷,out
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