system verilog里面的压缩数组

在Verilog中可以声明一个数组类型，reg和线网类型还可以具有一个向量宽度。在一个对象名前面声明的尺寸表示向量的宽度，在一个对象名后面声明的尺寸表示数组的深度。例如：

1 reg[7:0] r1[1:256]; // 256个8位的变量

在SystemVerilog中我们使用不同的术语表示数组：使用“压缩数组（packed array）”这一术语表示在对象名前声明尺寸的数组；使用“非压缩数组（unpacked array）”这一术语表示在对象名后面声明尺寸的数组。压缩数组可以由下面的数据类型组成：bit、logic、reg、wire以及其它的线网类型。无论是压缩数组还是非压缩数组都可以声明成多维的尺寸。

1 bit[7:0] a; // 一个一维的压缩数组
2 
3 bit b[7:0]; //一个一维的非压缩数组
4 
5 bit[0:11][7:0] c; //一个二维的压缩数组
6 
7 bit[3:0][7:0] d[1:10]; // 一个包含10个具有4个8位字节的压缩数组的非压缩数组

非压缩尺寸在压缩尺寸之前引用，这就允许将整个压缩数组作为一个单一的元素进行引用。在上面的例子中，d[1]引用非压缩数组的一个单一元素，这个元素是一个包含4个字节的数组。

对于systemverilog，定义bit[3:0][7:0]r32;初始化r32=32'hdead_adcd;

r32是压缩数组

r32有32比特

r32[3]代表最高位字节de
r32[3][7]在压缩数组中是位置最左边的，代表最高位位比特1 

标签：压缩,system,尺寸,verilog,数组,bit,声明,r32
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