关于System Verilog task参数传递问题的解决

最近在项目中，尝试在testbench中写了这样的一个task:

// TASK: Toggle down the rearrange_station signal for 1clk and then up
task toggle_rearrange(input rearrange_signal);
    rearrange_signal=0;
    #10;
    rearrange_signal=1;
endtask

其目的是将作为参数的信号置0一个clk后置1。但似乎在仿真过程中，调用该任务并未对信号产生任何改变。

原本这两个信号应该在某一个时钟发生翻转动作

一开始以为是模块其他地方出现了问题，直到今天中午睡觉的时候，才猛然意识到，如此向task传入参数，只是将input信号复制了一份传了进入，相当于传了一份形参，又由于task没有返回值，所以调用这个task不会产生任何效果。而为了使task能够接受多份实参，则应将其生存周期设置为动态类型(automatic)。

将该代码修改一下：

// TASK: Toggle down the rearrange_station signal for 1clk and then up
task automatic toggle_rearrange(ref rearrange_signal);
    rearrange_signal=0;
    #10;
    rearrange_signal=1;
endtask

修改之后，波形输出正常！

标签：task,signal,System,rearrange,toggle,Verilog,信号,input
来源： https://blog.csdn.net/qq_26371477/article/details/122790727