verilog RTL（4）

参数化设计


/************************************************************/
Latch锁存器(利用电平触发）

/************************************************************/
Flip-Flops（利用边沿触发）
D触发器
异步复位：
always@（posedge clk or negedge reset）
if(!reset)
q<=1’b0;

同步复位：
always@（posedge clk）
if（！reset）
q<=1’b0;
/***********************************************************************************/
状态机FSM

米利型

摩尔型

/*****************************************************************/
三段式fsm
第一段：状态跳转
第二段：跳转条件
第三段：状态输出

/*****************************************************************/
阻塞赋值和非阻塞赋值

标签：reset,clk,always,RTL,verilog,posedge,跳转,赋值
来源： https://blog.csdn.net/score_one/article/details/122662042