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EDID、LVDS学习总结

作者:互联网

EDID、LVDS学习总结

  1. EDID学习
    EDID: Extended Display Identification Data(扩展显示标识数据)是一种VESA 标准数据格式,其中包含有关显示器及其性能的参数,包括供应商信息、最大图像大小、颜色设置、厂商预设置、频率范围的限制以及显示器名和序列号的字符串(摘自百度百科“EDID”词条)。Host Device通过读取Display中的EDID数据来得知面板的一些属性。EDID就是显示器面板的一个铭牌。EDID数据通常是由DDC通道来传输。示意图如图1-1所示。
    在这里插入图片描述
    图1-1 EDID传输示意图

一份EDID数据是由128个字节的基本数据块(Block 0)和拓展数据块(Block 1)组成,Block 0是必须要有的,而Block 1是可选的。每一个字节都代表Display的相关信息。如图1-2所示。
在这里插入图片描述图1-2 EDID字节信息
在这里插入图片描述图1-3 EDID字节信息

  1. DVI接口带宽与视频传输信号参数关系
    DVI全称是Digital Visual Interface(数字视频接口)。可以分为单通道DVI-I\双通道DVI-I\单通道DVI-D\双通道DVI-D\模拟DVI-A。
    单通道DVI-I每个通道带宽可提供1.65G带宽,三组通道最大带宽4.95G;
    双通道DVI-I带宽为单通道DVI-I的两倍。即最大带宽4.95G;

带宽计算公式:Htotal * Vtotal * 位宽(bit)刷新率(HZ) = 视频带宽
单通道DVI-I最大支持分辨率为1920 * 1200@60hz ,根据公式可估算出单通道DVI-I最大支持带宽为: 1920 * 1200 * 24(bit)
60 * 1.3 = 4.31 G
双通道DVI-I最大支持分辨率为2560 * 1600@60hz/3840 * 2160@30hz,根据公式可以估算出最大支持带宽为 2560 * 1600 * 24 * 60 * 1.3 = 7.67G
单通道DVI-D : 1920 * 1200 * 24 * 60 * 1.3 = 4.31 G
双通道DVI-D : 2560 * 1600 * 24 * 60 * 1.2 = 7.67G
由此,如果已知DVI接口型号,可由其他参数计算出一组未知数据,例如采用双通道DVI-D接口,采用19201200分辨率面板60HZ刷新率,求支持最大视频位宽,可由公式反推,BIT = 7.08G /(19201200601.2) =42.6,则理论上可以支持42bit左右RGB视频位宽传输。
3. LVDS信号传输具体解析
LVDS发送芯片在一个时钟脉冲周期内,每个数据通道都输出7bit的串行数据信号,而不是常见的8bit数据。
以8bit RGB显示屏接口为例,每个显示周期需要传输8bit的R信号,8bit的G 信号,8bit 的B信号,及VS,HS,DE信号,总共为27 BIT。而每对LVDS信号线在一个TX周期里只能传输7BIT数据,所以需要4 对数据线,外加一对时钟线,
LVDS并串转换如下图所示:
在这里插入图片描述图3-1 LVDS数据转换示意图
上图每组差分线称为一个pair,四组数据线加一组时钟线称为一个channel;
LVDS发送器总是将一个像素数据映射到一个channel的一个发送周期中。如果是6BIT 显示屏,则并行数据有21位(18位RGB加3位控制信号),因此LVDS 接口每个Channel只需要 3对数据线和一对时钟线。如果是10BIT 显示屏,则并行数据有33位(30位RGB 加3位控制信号),因此LVDS 接口每个Channel需要 5对数据线和一对时钟线。
4. TMDS控制信号解析
单链路TMDS发送器由三个相同的编码器组成,如图4-1,2个控制信号和8bit像素数据映射到每个编码器,双链路发送器增加了三个数据通道,如图4-2,双链路配置在第一个链路上发送每行的奇像素,在第二个链路上发送每行的偶像素,每一行的第一个像素是奇数像素,即为像素1。
在这里插入图片描述图4-1 单链路TMDS通道映射
HDMI传输的编码格式中要包含视频数据、控制数据和数据包(数据包中包含音频数据和附加信息数据,例如纠错码等)。TMDS每个通道在传输时要包含一个2bit的控制数据、8bit的视频数据或者4bit的数据包即可。在HDMI信息传输过程中,可以分为三个阶段:视频数据传输周期、控制数据传输周期和数据包传输周期,分别对应上述的三种数据类型。
单链路的控制信号为6bit数据,分别为HSYNC、VSYNC和CTL[3:0]。除了行同步HS和场同步VS外,其它控制信号的作用并没有定义,在发送器的输入端,控制信号CTL1、CLT2、CTL3必须保持逻辑低电平,推荐CTL0也保持逻辑低电平。

在这里插入图片描述图4-2双链路TMDS通道映射

标签:总结,LVDS,DVI,带宽,传输,EDID,数据
来源: https://blog.csdn.net/weixin_45104510/article/details/122408052