仿真时间段
SystemVerilog仿真时将这个时刻划分成一个时间段。
Active（TRL设计代码活动）、Observerd（断言执行）、Reactive（验证平台执行）、Postpone（采样信号）
program
pragram语句块执行验证代码。将验证平台和待测设计分开。在不同时间域执行，降低竞争。
完整测试平台
标签：仿真,10,验证,平台,时间段,日常,执行,SystemVerilog
来源： https://www.cnblogs.com/bai2018/p/15689482.html