JESD204接口调试总结——Xilinx JESD204C IP工程应用

JESD204接口调试总结——Xilinx JESD204C IP工程应用

JESD204C上板调试，我直接跳过了看它的example的过程，因为example blockdesign设计的内容比较多，看起来麻烦。因为我已经有了JESD204B调试的经验，那么JESD204C我依葫芦画瓢，直接把一些重点线连接起来，做一个有收有发的顶层模块后在通过收发回环来进行仿真

很明显，作为一个ADC和DAC接口，我们需要构建一个顶层模块

1、 IQ输入，作为DAC的数据源
2、 IQ输出，作为ADC采集的数据
3、 AXI总线，用于对IP核的配置
4、 几个复位线，对phy 和axi进行复位用
5、 时钟
6、 与FPGA外部JESD器件接口 【高速接口管脚/SYSREF/参考时钟/】

JESD204B:4T4R 4lane采样率 245.76Mbps 9.8304G的速率
JESD204C:4T4R 4lane采样率 245.76Mbps 8.11008G的速率
采用204C，serdes可以使用更低的速率来实现和204B一样数据量的传输。

JESD CORE 数据的位宽为32bit，正好一个lane覆盖一个 ｛I,Q｝

AXI convert : JESD CORE 使用的是AXI接口，除非直接与ZYNQ SOC直连，否则需要进行协议转换才好进行操作
IQ MAPPING/DEMAPPING: IQ数据的摆放设置，随芯片设置有关，有可能要设置IQ高低位，大小端等
SYSREF GEN: 这个模块用于生成SYSREF，给到JESD CORE和外面的JESD芯片，内部产生可以用CORECLK进行。这个SYSREF也可以外部管脚输入。

JESD RXTX JESD IP核

JESD PHY核

1、gtx_rxblock_sync 是否为1
rx_tvalid 是否为1
都为1则FPGA端正常
同时外部芯片也要查询是否接收同步和正常，也要查询一下其建链标志，
两边互相确认建链，则无问题

2、回环 jesd phy 有一个 gtx_loopback_in 端口，用作配置RXTX高速接口环回的作用，当上板调试出问题的时候会有作用。也用于最开始上板调试时自己还回看是否能自己建链，数据是否正常

3、预加重参数
.gtx_txpostcursor_in
.gtx_txprecursor_in
.gtx_txdiffctrl_in
当判断信号质量不佳的时候，可以调这些参数，在调这些参数之前，建立ibert眼图进行扫描

4、操作流程（这个是比JESD204B IP核多的步骤，重要）

至少需要对收发核的 0x20 、0x24寄存器进行操作

0x20寄存器先写1，后写0,使得配置AXI的配置生效
最后0x24寄存器写1，表示开始接收和发射。这里必须要写，否则不会开始收发。

写于2021年11月8日。
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标签：JESD,IQ,IP,gtx,JESD204,Xilinx,JESD204C,调试
来源： https://blog.csdn.net/gzy0506/article/details/121216022