数字逻辑基础与Verilog设计（原书第3版)-期末实验

实验一：
教材书《数字逻辑基础与Verilog设计》P112.图4.28

4选1多路选择器的另一种描述（可以采用If-else语句描述4选1多路选择器）
本例定义了一个4位向量w而不是单一信号w0，w1,w2以及w3;并且s的4个不同的值定义为十进制数而不是二进制数。
实验代码：

module mux4to1(w,s,f);
input [0:3]w;
input [1:0]s;
output reg f;

always@(w,s)
   if(s==0)
      f=w[0];
   else if (s==1)
      f=w[1];
   else if (s==2)
      f=w[2];
   else
      f=w[3];
		
endmodule

实验结果截图：

实验二：
Verilog HDL (第二版)数字系统设计及仿真 十一章 实验7

实验三：
Verilog HDL 高级数字设计 （第二版)p74例4.5

标签：数字,期末,else,实验,Verilog,原书,HDL,选择器
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