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背景

状态机方式实现

移位寄存器

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背景

序列检查是笔试中常考的编程题 ，如果笔试中没有的话，同一家公司的面试中大概率会在手撕代码环节进行考察，总的来说，序列检测是一个不太困难却又非常重要、易考的知识点。

比较常用的序列检测实现方式是状态机，逻辑清晰，写起来方便。但也见过面试官会问知不知道其他的实现方式，这时他要考察的点其实就是移位寄存器的方式实现，下面将分别介绍两种方式的实现。

我们将以1101的检测为例。

状态机方式实现

module test(
	input    			clk,
	input 				rst,
	input				data,
	output				flag
	);

parameter IDLE = 5'b00001;
parameter ONE  = 5'b00010;
parameter TWO  = 5'b00100;
parameter THRE = 5'b01000;
parameter FOUR = 5'b10000;

reg [4:0] state,next_state;

always @(posedge clk) begin
	if (rst) begin
		// reset
		state <= IDLE;
	end
	else begin
		state <= next_state;
	end
end

always @(*)begin
	case(state)
		IDLE:if(data == 1)begin
				next_state = ONE;
			end
			else begin
				next_state = IDLE;
			end
		ONE :if(data == 1)begin
				next_state = TWO;
			end
			else begin
				next_state = IDLE;
			end
		TWO :if(data == 1)begin
				next_state = TWO;
			end
			else begin
				next_state = THRE;
			end
		THRE:if(data == 1)begin
				next_state = FOUR;
			end
			else begin
				next_state = IDLE;
			end
		FOUR:if(data == 1)begin
				next_state = TWO;
			end
			else begin
				next_state = IDLE;
			end
	endcase
end

assign flag = (state==FOUR)?1:0;

endmodule

tb文件代码如下：

module tb( );
reg data,clk,rst;
wire flag;

initial
begin
	clk =0;
	rst = 1;
	data = 0;
	#22
	rst = 0;

	@(posedge clk)begin
		data = 0;
	end
	@(posedge clk)begin
		data = 1;
	end
	@(posedge clk)begin
		data = 1;
	end
	@(posedge clk)begin
		data = 0;
	end
	@(posedge clk)begin
		data = 1;
	end
	@(posedge clk)begin
		data = 1;
	end
	@(posedge clk)begin
		data = 0;
	end
	@(posedge clk)begin
		data = 1;
	end
	@(posedge clk)begin
		data = 0;
	end
	@(posedge clk)begin
		data = 0;
	end
	@(posedge clk)begin
		data = 1;
	end
	@(posedge clk)begin
		data = 0;
	end
end



	

always #10 clk = ~ clk;

	test inst_test
		(
			.clk     (clk),
			.rst      (rst),
			.data     (data),
			.flag   (flag)
		);

endmodule

波形如下：

通过波形可以看到，在出现1101序列后，flag将会拉高一个时钟周期。

移位寄存器

 

module test(
	input    			clk,
	input 				rst,
	input				data,
	output				flag
	);

reg [3:0]	q;
always @(posedge clk) begin
	if (rst) begin
		// reset
		q <= 4'd0;
	end
	else begin
		q <={q[3:0],data};
	end
end
assign flag = (q == 4'b1101)?1:0;
endmodule

tb文件和上面的一样，可以看到仿真波形也和上面的一样，证明通过移位寄存器也可以实现序列检查。

以上就是序列检测的两种实现方式。 

标签：begin,end,clk,状态机,posedge,寄存器,rst,data,移位
来源： https://blog.csdn.net/qushuo123/article/details/116299826