FPGA设计入门

实验一 1位全加器——原理图VHDL设计同步

实验目的：通过1位全加器的详细设计，掌握原理图输入以及Verilog的两种设计方法，软件基于quartusII 13.0版本，开发板基于Intel DE2-115
1位全加器可以用两个半加器及一个或门连接而成，因此需要先完成半加器的设计，下面将给出使用原理图的方法进行底层元件设计和层次设计的主要步骤。

新建工程

①点击File-New Project Wizard…

②在跳出来的界面点击next
③将本次实验的文件名取名为adder，选择文件所在位置然后点击next
④点击next

⑤选择目标芯片，cycloneIVE系列的EP4CE115F29C75,如图所示

⑥直接next之后达到完成界面，这里会看到关于整个工程的一些信息，核对一下是否正确，然后点击next，此时界面上会出现顶层文件名和项目名：

新建原理图文件

原理图编辑输入流程如下：
①新建原理图文件，打开QuartusII，选菜单File-New

②在弹出的对话框中选择Block diagram/schematic File，然后按OK后将打开原理图编辑窗：
原理图编辑窗：
③在编辑窗中调入元件，完成半加器的原理图输入。
双击原理图空白处，从“Symbol” 窗中选择需要的符号，或者直接在“name”文本框中键入元件名，如“and2 ”为2输入与门，点0K按钮，即将元件调入原理图编辑窗中。

④为了设计半加器，分别调入元件and2, not, xnor和输入输出引脚input和output。并如图用点击拖动的方法连接好电路。然后分别在input和output的PIN NAME. 上双击使其变黑色，再用键盘分别输入各引脚名:a、b, co和s。
最后如图：
⑤存盘编译。选择菜单File - Save As，选择刚才为自己的工程建立的目录d: \adder4，将已设计好的原理图文件取名为:half_ adder. bdf(注意默认的后缀是. bdf)，并存盘在此文件夹内。然后点击“进行编译， 若无错误则可进行下一步，若有错进行原理图修改。编译完成后最下面的“message" 框中信息如下:

将设计项目设置成调用文件

①为了构成全加器的项层设计,必预将以上设计的半加器half_adder.bdf设置成可调用的元件。方法图所示，在打开半加器原理图文件half_ adder.bdf的情况下，选择菜中Fi le中的Create/Update→Create Symbol Files forCurrent File项，即可将当前文件h_ adder. bdf变成- - 个元件符号存盘，以待在高层次设计中使用

使用完全相同的方法也可以将VHDL文本文件变成原理图中的一个元件符号，实现VHDL文本设计与原理图的混合输入设计方法。转换中需要注意以下两点:

(1)转换好的元件必须存在当前工程的路径文件夹中;

(2)该方法只能针对被打开的当前文件。

半加器仿真

①新建波形文件。如上面新建图形文件的方法，从“file”中选择“new”，然后从出现的对话框中选择“university program VWF”。点击“0K"

②输入波形文件。在波形文件编辑器左端点击Edit-insert-insert node or Bus
如图：
③随后在出现的界面如图依次进行操作：

最后出现以下波形图：

④设置输入波形取值。方法可以是选中某段需要设置数值“1”的波形，然后在工具栏上点击按钮门，即可。反之设置“0”，或其余数值同法可行。

⑤仿真：先保存文件为“half_ adder. vwf”，点击工具栏上功能仿
真按钮完成后会自动跳出仿真后的文件。如图。从该图中可以分析半加器的逻辑关系是否正确。
至此完成半加器的设计

设计全加器顶层文件

①为了建立全加器的项层文件，必须再打开-一个原理图编辑窗，即新建一个原理图文件。方法同前，即再次选择菜单”File" →“new”, 原理图文件编辑输入项"Block Diagram/Schematic File" 。
与调入元件的方法-一样， 即在新打开的原理图编辑窗双击鼠标，在弹出的“symbol ”窗的“name”栏输入底层文件半加器的存储名“half_ adder”调出半加器，如图：

②再调出其他需要的原件，连接好全加器的的电路图，以ful1_ adder. bdf名将此全加器设计存在同一路径d: \adder4的文件夹中。

将设计项目设置成顶层文件并编译仿真

①将顶层文件f adder. bdf设置为顶层文件的方法: project→set astop level entity。 如图:
②然后编译仿真

引脚绑定并硬件下载测试

①选择目标芯片: cycloneIVE 系列的EP4CE11529C7 (若在新建工程时就已经指定目标芯片,则这步可以省略),在菜单中选择,“assi gnments- >device… ”如图:

②从弹出的“device"对话框中选择目标芯片: cyc loneIVE系列的EP4CE11529C7: (注:”family"选择“cycloneIVE" ，然后下面的芯片中把状态条拖到最后，选择“EP4CE11529C7”)

③引脚绑定
引脚绑定前先要确定具体硬件电路，即目标芯片与外围电路(输入、输出显示等)的连接情况。实验室使用的ED2- 115开发板，除了核心FPGA芯片外，还自带一些外围输入输出电路。我们就是利用这些输入输出电路来进行硬件测试。如全加器引脚绑定，可以这样设计:开发板上的18个拨码开关选其中三个，SWO,SW1,SW2分别接ain、bin、 cin (开关向上拨和向下拨分别显示输入是高还是低电平) ; LEDO,LED1分别接co和sum,灯亮表示输出为“1”，灯灭表示输出为“0”。硬件设计好后，还需要查引脚图(引脚图见附录)进行引脚绑定。从附录“表4-1 拨动开关引脚配置”中找到输入的三个开关SW0,SW1,SW2找到对应的“FPGA引脚号”。如图:

④相应的，在附录的表4-3中查找到LED的引脚配置。然后在软件中，从菜单中选择“assignments-→pin planner”，如图

⑤调出引脚绑定窗口，然后从下拉窗口中选择相应的输入输出端口，再在“ location”栏填入对应的FPGA引脚即可，如图。
⑥选定了引脚之后一定要再编译一次才能真正把引脚绑定上，绑定好结果如图：
⑦然后就可以下载到硬件上进行测试了。把开发板接上电源，USB 接口接电脑。打开电源开关(注意不用下载时请一定关闭开关，以免烧坏板子)。点击软件工具栏上的按钮，则出现下载界面。第一次下载需安装硬件。即在下载界面中点击按钮“hardware setup…",然后在弹出的对话框中选择“USBblaster”，再点击“ok"，则硬件被安装上。

⑧安装好硬件的界面如圏。然后在下載的.sof文件后面的夏迭框中打勾，再点击"start",当迸度条込到100%肘，即下載成功，可以迸行硬件規測。

⑨结果如下：

实验总结

本次实验因为第一次所以不太熟练，有待进步。

标签：文件,入门,FPGA,引脚,原理图,半加器,点击,设计
来源： https://blog.csdn.net/qq_43656826/article/details/115494041