Vivado与Modelsim联合仿真卡在Executing analysis and compilation step的解决办法
作者:互联网
我个人使用的是vivado2017.4,这种问题遇到过4 5次了。我认为执行run simulation后卡在Executing analysis and compilation step的原因,主要是vivado与modelsim仿真编译由于先前的内部错误,导致现在无法正常发起Modelsim(很大程度上并非是HDL有问题,vivado和modelsim没检测出来;在我使用中,vivado发起行为仿真后基本可以检测到我HDL的所有问题)。
一些网友提出来,把所有工程文件导入到Modelsim中新建工程进行单独编译,找出vivado没法发现的HDL问题。https://blog.csdn.net/sinat_31206523/article/details/103866723
但我使用这种做法并没有用,经过多次尝试,我给出一个有效的办法:
首先备份好自己的do文件(波形文件)(路径通常是,"xxxx.sim/ behave/ modelsim"下面的,wave.do),然后在vivado 的tcl 命令行中,输入reset_simulation,重置整个仿真;
也可以在左侧的GUI选项中,右键run simulation,然后重置行为仿真。这样会清空改工程下所有联合仿真的信息。
再重新run simulation,就会发现可以通过,并发起modelsim了
标签:仿真,vivado,modelsim,compilation,Modelsim,simulation,Executing,HDL 来源: https://www.cnblogs.com/Yuya-memeda/p/14615863.html