（16）verilog 条件编译（FPGA不积跬步101）
作者：互联网
名言：不为失败找借口！
1 什么是条件编译？
一般情况下，Verilog HDL源程序中所有的行都将参加编译。调试中希望只对一部分内容指定编译的条件，这就是“条件编译”。
2 为什么要使用条件编译？
在FPGA设计中，可能有的模块是不使用的，但某时候可能需要使用。这种情况下，就可以发挥条件编译的优势。
使用建议：条件编译一般在调试中使用，调试结束可以去掉条件编译。
3 条件编译格式是什么？
条件格式一：
`ifdef 宏名称
程序1
`else
程序2
`endif
条件格式二：
`ifdef 宏名称
程序1
`endif
4 条件编译示例
条件编译verilog代码如下：
`timescale 1ns / 1ps
//`define ABCD //定义ABCD，如果取消定义，注释此句即可
module test_ifdef(
sys_clk ,
sys_reset ,
o_data );
input sys_clk ;
input sys_reset;
output [7:0] o_data ;
wire [7:0] o_data ;
reg [7:0] o_data_a ;
reg [7:0] o_data_b ;
//o_data_a
//o_data_b
always @ (posedge sys_clk)begin
if(
标签：FPGA,16,clk,ifdef,sys,编译,条件,data,不积跬步 来源： https://blog.csdn.net/m0_46498597/article/details/106719589