【韦东山旧1期学习笔记】11.S3C2440 中断实验（五）定时器中断实验
作者：互联网
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定时器中断实验
S3C2440提供了3种时钟：FCLK用于CPU核；HCLK用于AHB总线上的设备，比如存储器控制器、中断控制器、LCD控制器、DMA和USB主机模块，同时也可以在特殊情况下用于CPU核；而PCLK则用于APB总线上的设备，比如看门狗、IIS、IIC、PWM定时器、ADC、UART、GPIO、RTC和SPI等。
总的来说，AHB总线主要用于高性能模块，APB总线主要用于低带宽的周边外设之间的连接。
S3C2440定时器的总时钟源为PCLK，首先通过两个8位的预分频器降低频率，定时器0、1共用第一个预分频器，定时器2、3、4共用第二个预分频器；之后预分频器的输出将被第二级的五路选择分频器处理，之后供定时器各自选择。
原理介绍
时钟频率选择
S3C2440 SoC内部含有5个16位的定时器，分别是timer0、timer1、timer2、timer3、timer4。前四个定时器同时还具有PWM（Pulse Width Modulation）功能，而因为第5个定时器timer4没有外部输出引脚，所以不具备PWM功能。同时需要说明，由于timer0定时器还具有一个死区发生器，所以它可以被用来驱动大电流设备。
由上图可知，timer0和timer1共用一个8位的预分频器以降低频率；timer2、timer3和timer4共用另外一个预分频器。从预分频器出来之后，会分别进入第二级的5路选择分频器。5路选择分频器可以选择2分频、4分频、8分频、16分频或者直接使用外部时钟TCLK0/TCLK1。每个定时器都可以从第二级分出来的5种频率中选择各自使用的时钟频率。
对于预分频器，我们可以通过TCFG0寄存器来进行设置。而对于第二级时钟频率选择，则是通过TCFG1寄存器来选择的。
定时器内部控制逻辑
当时钟分频设置好之后，我们开始研究一下定时器本身的设置。首先，我们需要设置初始计数器
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标签：11,分频,分频器,定时器,中断,选择,实验,频率,时钟 来源： https://blog.csdn.net/BakerTheGreat/article/details/104572895