【原创】基于FPGA的Phase Frequency Detectors设计

最近遇到一个项目需要用到遥控振荡器来调节时钟频率，于是在网上查找了一番，找到了相位频率检测器的逻辑电路图，于是试着用verilog编写了程序，烧录到FPGA中，顺利完成任务。遂记录之，以防忘记。以下是原理图。

详细代码如下，自己写的，凑合着看。

 1 module pfd(vcoin,ref,up,dn);
 2 
 3 input vcoin,ref;
 4 
 5 output up,dn;
 6 
 7 tri up,dn;
 8 
 9 wire q1,q2,clr;
10 
11 assign clr=q1&q2;
12 
13 always @(posedge vcoin or posedge clr)
14 
15 begin
16 
17 　　if(clr)
18 
19 　　　　q1<=1'b0;
20 
21 　　else
22 
23 　　　　q1<=1'b1;
24 
25 end
26 
27 always @(posedge ref or posedge clr)
28 
29 begin
30 
31 　　if(clr)
32 
33 　　　　q2<=1'b0;
34 
35 　　else
36 
37 　　　　q2<=1'b1;
38 
39 end
40 
41 assign up=q2?1'b1:1'bz;
42 
43 assign dn=q1?1'b1:1'bz;
44 
45 
46 
47 endmodule

转载于:https://www.cnblogs.com/nios_ii/archive/2012/03/13/2394699.html

标签：dn,q1,q2,FPGA,Detectors,up,Frequency,posedge,clr
来源： https://blog.csdn.net/weixin_30344131/article/details/97243175