每个写Verilog的都应该懂点仿真器

0. 人Java面试高端局都要问虚拟机的, Java虚拟机，不是kvm, xen...

1. 我一个外行老头子，都会那么一丢丢:

module m(input a, b, c);
reg y;
always @(a) begin $display("@(a)"); y=a; end
always @(a,b) begin $display("@(a,b)"); y=a&b; end
always @(a,b,c) begin $display("@(a,b,c)"); y=a&b&c; end
endmodule
module test;
reg a,b,c;
initial begin
a=1; #1 b=1; #1 c=1;
end
m m(a,b,c);
endmodule
@(a)
@(a,b)
@(a,b,c)
@(a,b)
@(a,b,c)
@(a,b,c)

幸好我没有急急忙忙地去写toy simulator，不然不知道bug在哪里啊。转念一想，好像看到过"只能/建议一个always块"? 那还always个屁。

标签：begin,end,always,虚拟机,仿真器,display,Verilog,Java,懂点
来源： https://www.cnblogs.com/funwithwords/p/15740165.html