Questra sim用法

vsim

*。wif

 

vlog

 

vlib

 

wire与reg

assign语句，只有wire可用，直等号，输入输出都行，物理性质多一点，wire综合为线。

always语句，wire不可被赋值，只有reg的output类型可被赋值。reg物理综合为D触发器，或者逻辑门

 

clockblocking

input #1默认，采样上一个时间点的值

output #0默认，采用#0时刻。

 

#0时刻是在0时刻的最后时刻，当本时刻事情做完后，做#0部分的事情。

 

标签：语句,wire,日常,output,时刻,reg,赋值
来源： https://www.cnblogs.com/bai2022/p/15730731.html