DFT 视频学习笔记： 第二 architecture

第二 architecture

一，DFT技术： 产生辅助性设计，并利用这些对根据physical defect是建立的fault model求解，产生出结构性测试向量，用向量测试芯片

二，structure 结构：logic memory analog IO

三，组合电路和时序电路

四，scan synthesis  (scan 是作用于网表）

•        scan replacement   (包含于 logic synthesis ,也可独立于logic synthesis)    将DFF加一个MUX
•       scan stitching   将所有的SE连接起来，将SI串起来

      scan的作用是把时序测试转换成组合逻辑测试

五，scan operation

1.       SE为0，工作状态
2.       SE为1，移位数据观察

六，scan synthesis遇到的问题

1. 上升沿的和下降沿的不同cell连接
2. 不同时钟的cell的连接
3. DRC（scan design rule check）

作业：

         run脚本 ：        

//read in design
read_verilog ./netlist/top.v

//read in lib
read_cell_library  ./lib/tsmc18.mdt

//specify clock signal
add_clocks 0 clk

//design check
set_system_mode dft

//exec scan insertion
insert_test_logic -scan on

//write out scanned netlist
write_design -output_file netlist/top_scan.v -replace

//write out atpg setup file
write_atpg_setup ./generation/scan -replace

　　top.v 脚本：

module top (ina,inb,clk,outa) ;
input ina, inb, clk;
out put outa;

DFFX1 I1 (.Q(n1), .D(ina), .CK(clk));
DFFX1 I1 (.Q(n2), .D(inb), .CK(clk));
DFFX1 I1 (.Q(outa), .D(n3), .CK(clk));

OR2XA I4 (.Y(n3), .A(n2), .B(n1));

endmodule   //top

tsmc18.mdt的lib文件在这个链接：https://github.com/ericzy89/atpg-2/blob/master/techlib/tsmc18.mdt

标签：clk,read,DFT,top,scan,笔记,design,architecture,logic
来源： https://www.cnblogs.com/bingtanglulu/p/15343505.html