（二十）【数电】（第六章 时序逻辑电路）计数器
作者：互联网
文章目录
A 计数器计数器的相关定义
- 计数器（Counter）是数字设备的基本逻 辑部件，其主要功能是
记录输入脉冲的个数。要 求所记录的脉冲一定要“完整”。 - 计数器所能
记忆的最大脉冲个数称作该计 数器的“模”，或者可以说是计数器所能表示的状 态总数。模N的计数器即N进制计数器。 - 计数器所能表示的最大数值称为计数器的
容量。
计数器应用
计数器分类
注意：
- 异步置零：置零端出现低电平，触发器立即置零，不受时钟信号控制。
- 同步置零：
置零端出现低电平，要等时钟信号才能置零。 - 同步预置数：要等时钟信号到达才能预置数
- 异步预置数：
不需要等待时钟脉冲。
A.a 异步计数器工作原理分析
1 异步二进制加法计数器
原理分析：
按照二进制加法计数器 规则：若低位是0，则再记 入1时低位应变1；若低位已 经是1，则再记入1时低位应 变0，同时向高位产生进位 信号，使高位翻转一次。
构成方法：触发器接成计数器形式，时钟 CLK加在最低位，高位脉冲接在低位的Q 端或Q ‘ 端。在末位+1时，从低位到高位逐 位进位方式工作。
原则：每1位从“1”变“0”时，向高位发 出进位，使高位翻
用T’触发器构成异步二进制加法计数器最简单。
 |
 |
 |
 |
此例中，因为使用的是下降沿动作的T’触发器 组成的计数器，所以需将低位触发器的Q端接至高位 触发器的时钟输入端即可。（低位由1+1变0则触发下一个锁存器）
优点：电路非常简单，几乎不用附加任何门电路。
缺点：触发器输出端新状态的建立要比CP下降沿 滞后一个传输延迟时间
t
p
d
t_{pd}
tpd，则总的延迟时间可达
t
=
N
∗
t
p
d
t=N*t_{pd}
t=N∗tpd（其中N为触发器数目）
如何用上升沿触发的T’触发器组成异步二进 制加法计数器？
解答：将每一级触发器的进位脉冲改为由Q’端输出。
| JK触发器JK=11翻转 | |
|---|---|
 |
 |
重要定义：
相对于的频率
f
0
f_0
f0而言，各级输出依次称为二分 频、四分频、八分频、十六分频。
计数器中能计到的最大数称为计数长度或计数 容量,n位二进制计数器的计数容量为
2
n
−
1
2^n-1
2n−1，而称计数器的状态总数
N
=
2
n
N=2^n
N=2n为计数器的模（也称循环长度）。在逻辑符号中以“CTRDIVm”标注模的值,其中m为模。
计数器的模，进制，循环长度都是指记录脉冲的个数或计数器的状态总数目。而记数长度和记数容量都是指计数器能记录的最大数值
从某种意义说，计数器就是分频器。
计数器与分频器有何联系与区别：分频器只对固定频率信号进行分频。
2 异步二进制减法计数器
原理分析：二进制减法计数器规 则：若低位是1，则再输 入一个减法计数脉冲后 应翻成0；若低位已经是 0，则再输入一个减法计 数脉冲后应翻成1，同时 向高位发出错位信号， 使高位翻转。
若将T’触发器之间按二进制减法计数规则连接， 就得到二进制减法计数器。
接的是Q’ |
 |
 |
 |
如何用T’触发器构成上升沿动作的异步二 进制减法计数器？
解答：只需将T’触发器的Q端引出作相邻高位的时 钟脉冲即可。
 |
 |
小结
用T’触发器构成不同有效沿的异步二进制加/减 法计数器的各级时钟选取规则是：
3 异步十进制计数器
 |
 |
 |
JK都置1。1110以及之前的Q3’为高电平，则FF1相当于T’触发器。之后Q3’为0则为FF1为置零状态，Q2为0，则Q3也变为0。
异步计数器
优点：结构简单，用T’触发器构成二 进制计数器可不附加任何其它电路；
缺点：进（错）位信号逐级传递，计 数器速度受到限制，频率不能太高；在电 路状态译码时也存在竞争－冒险现象。
A.b 同步计数器工作原理分析
1 同步二进制加法计数器（时钟信号相同）
原理分析：按照二进制加法计数器规则：若低位是0，则 再记入1时仅低位变1，其余位保持不变；若低位 已经是1，则再记入1时低位应变0，同时向高位产生进位信号，使高位翻转一次。
用T及T’触发器均可构成同步计数器，但T-FF更 为方便。一般用JK-FF作T-FF。
下图公式解释：
每来一个信号
Q
0
Q_0
Q0都要跳一次，所以
T
0
=
1
T_0=1
T0=1,构成T’触发器 ；
T
1
:
Q
0
为
0
则
T
1
为
0
，
Q
0
为
1
则
T
1
为
1
T_1:Q_0为0则T_1为0，Q_0为1则T_1为1
T1:Q0为0则T1为0，Q0为1则T1为1；
T
2
T_2
T2：只要
Q
0
和
Q
1
Q_0和Q_1
Q0和Q1还有为0的，那么它们就还能加1，除非
Q
0
Q
1
Q_0Q_1
Q0Q1都为1，否则
Q
2
Q_2
Q2保持不变
T3同理。
 |
 |
 |
 |
状态转移图 |
时序图 |
2 同步二进制减法计数器
原理分析：二进制减法计数器规则：若低位是1，则再 输入一个减法计数脉冲后仅低位翻成0，其余位 保持不变；若低位已经是0，则再输入一个减法 计数脉冲后应翻成1，同时向高位发出错位信 号，使高位翻转。 同理，用T触发器实现同步二进制减法器最 为简单。
如果
Q
0
Q_0
Q0为1，有减一的余地，那么T1~T3不变。除非
Q
0
Q_0
Q0为0了，那么就要向Q1借位
中规模集成的4位同步二进制计数器74161(74LS161)
D
0
−
D
3
：
D_0-D_3：
D0−D3：置数端；
Q
0
−
Q
3
：
Q_0-Q_3：
Q0−Q3：输出端；
E
T
、
E
P
ET、EP
ET、EP：控制端；
功能表考试会提供。
注：74161和74LS161只是 内部电路结构有些区别。 74LS163也是4位二进制加 法计数器，但清零方式是同 步清零。
3 同步二进制可逆计数器74LS191
 |
 |
上图为74LS191基本电路图
（1）单时钟方式加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减计数。74LS191就是单 时钟方式的可逆计数器
（2）双时钟方式
74LS193为双时钟加/减计数器，一个时钟用作加法计数脉冲，一个时钟用作减法计数 脉冲
4 同步十进制计数器
（1）加法计数器
基本原理：在四位二进制计数 器基础上修改，当计到1001时， 则下一个CLK电路状态回到 0000。
T1修正后Q1维持0不变。T3修正后1001后1置零
转换图：
以8421码同步十进制计数器为例进行分析： （从设计的角度来分析——）
| 分解左边的表得到： | |
|---|---|
 |
 |
 |
 |
中规模集成同步十进制计数器74160 (74LS160 ):
注：74LS160为十进制计数器， 故进位脉冲是在1001时出现的， 而161为十六进制，进位脉冲是在 1111时出现的。
同步计数器优缺点
优点：时钟CP同时触发计数器中的全部触发 器，所以一般不存在竞争-冒险现象，同时工作速 度快，工作效率高；
缺点：电路结构相对复杂。
（2）减法计数器
基本原理：对二进制减法计数器进行 修改，在0000时减“1”后跳变为1001， 然后按二进制减法计数就行了
十进制可逆计数器74LS190
A.c MSI集成计数器示例及其应用
种常用的MSI集成计数器的主要功能：
1 MSI同步计数器74161 的功能及应用
优先级：清零>置数>保持(CO=0)>保持>模16加法计数
- (CR)’：清零功能
- (LD)’：置数 D i = > Q i D_i=>Q_i Di=>Qi ，同步指必须与上升沿同步
- ET、EP使能控制端：E(enable)保持Q不变。
- 都为高电平时进行模为16的加法计数循环。
Q
0
Q
3
Q_0~Q_3
Q0 Q3超过1111时第二片才变化。
用74161实现模10加法计数
共有3种解法：
（1）置数归0法：利用74161的同步置数端，所置入的数从零开始置数。当Q0~Q3达1001时反馈回(LD)’,再来一个时钟上升沿就要进行归零（D0-D3恒为0）。
其他器件替代与非门：
（2）预置补数法（例子记录6(0110)到15）：
（3）反馈清零法
末尾取到1010
二－五－十进制异步计数器74290的功能及应用
S
0
：
S_{0}：
S0：置0信号
S
9
：
S_{9}：
S9：置9信号
74290应用举例：
 |
 |
 |
 |
A.d 基于MSI MSI计数器的任意进制计数器设计
概念理解
计数器的模：在计数脉冲的驱动下，计数器 中循环的状态个数称为计数器的模。若用N表 示，n位二进制计数器的模为
N
=
2
n
N=2^n
N=2n（其中n为触 发器的个数）。
任意计数器是指模
M
≠
2
n
M ≠ 2^n
M=2n，即非模
2
n
2^n
2n计数 器，如七进制、十进制、六十进制等等。
设计任意M进制计数器，可划分为M<N和 M>N两种情况。
若已经有N进制计数器（如74LS161），现在要实现M进制计数器。
用MSI计数器设计M<N进制计数器
在N进制计数器的顺序计数过程中，若设法使之跳过（N－M）个状态，就可以 得到M进制计数器了，其方法有置零法（复位法）和置数法（置位法）。
置零法：XXXX下一个是0000;
置数法：1001下一个是1111
（1）置零法（复位法）
利用计数器的清零端的清零作用，截取计数过 程中的某个中间状态控制清零端，使计数器由此状 态返回到零并重新开始计数。
计数器的清零方式有同步和异步两种方式，处 理时略有不同。
若原来的计数器为N进制，初态从S0开始，则 到 SM－1为M个循环状态。若清零为异步清零，则提供清零信号的状态为暂态，它不能计一个脉冲， 所以为了实现M进制计数器，提供清零信号的状态 为SM。
 |
 |
0111作为一个瞬态一闪而过，实际记录的是0~6
置零法的电路性能改善措施
注：由于清零信号随着计数器 被清零而立即消失，其持续的 时间很短，有时触发器可能来 不及动作（复位），清零信号 已经过时，导致电路误动作， 故置零法的电路工作可靠性低。 为了改善电路的性能，在清零 信号产生端和清零信号输入端 之间接一基本RS触发器，
（2）置数法（置位法）
利用计数器的置数端的置数作用，给计数器置 入某个数值，使之跳过N-M个状态，从而获得M进 制的计数器。
计数器的置数方式也有同步和异步两种方式， 处理时略有不同。
置数法的原理是通过给计数器重复置入 某个数值的方法跳过（N－M）个状态，从而 获得M进制计数器的。为了实现M进制计数器， 同步置数置数信号应由SM－1产生，而异步置 数应由SM产生。
注：同步置零法的初态一定是S0，而 置数法的初态可以使任何一个状态， 只要跳过M－N个状态即可
 |
 |
用MSI计数器设计M>N进制计数器
此时需用多片N进制计数器组合起来，才能构 成M进制计数器。
各片之间（或各级之间）的连接方式可以分为 串行进位方式、并行进位方式、整体置零方式和整 体置数方式几种。
（1）串行 /并行进位方式
串行进位方式： 在串行进位方式中，以低位片的进位信号作为高位片的时钟输入信号。 两片始终同时处于计数状态.。
并行进位方式：在并行进位方式中，以低位片的进位输出信号作为高位片的工作 状态控制信号，两片的计数脉冲接在同一计数输入脉冲信号上。
若M 可以分解成两个小于N的因数乘积，即 M=N1 × N2，（将两个N1和N2计数器连接起来）则可采用串行进位方式或并行进位方式将一个N1进制计数器与一个N2进制计数器连接起 来，构成M进制计数器。
一旦(LD)'为0，左边的又把0110置入，Q0~Q3又回到0110，C从1变为0，则右边的CLK接受一个上升沿。
R
D
′
R_D'
RD′置零
左边一个周期，右边加1
注意：
- 若要实现的M进制可分解成两个小于N的因数相乘，即M＝N1×N2,则先将N进制计数器接成N1进制 计数器和N2进制计数器，再采用串行进位或并行进位方式将两个计数器连接起来，构成M进制计数器。
-
若要实现的M进制（如31进制）不可分解成两个小于N的因数相乘，则要采用整体置零法或整体置数 法构成。
（2）整体置零方式
当M为大于N 的素数，不能分解成N1和N2时， 此时可采用整体置零法或整体置数法构成M进制计 数器。
所谓整体置零方式，是指首先将多片N进制计 数器接成一个大于M的计数器，然后在计数器记了 M状态时译出异步置零信号，将两片N进制计数器 同时置零。
001101100101=365；异步，365一闪而过。
01010101=85；0~85
（3）整体置数方式
所谓整体置零方式，是指首先将多片N进制计 数器接成一个大于M的计数器，然后在选定的某一 状态下译出置数信号，将两个N进制计数器同时置 入适当的数据，跳过多余的状态，从而获得M进制 计数器。
置数接(LD)’，此题置的数是0
A.e 移位寄存器型计数器
1.环形计数器
将移位寄存器首尾相接，则在时钟脉冲信号作用下，数 据将循环右移。
设初态为1000,则其状态转换图为
注：此电路有几种无效循环，而且一旦脱离有效循环，则不会自动进入到有效循环中， 故此环形计数器不能自启动，必须将电路置到有效循环的某个状态中。
加了一个反馈逻辑电路，使能自启动。
 |
 |
 |
1.环形计数器结构简单，不需另加译码电 路；
2.环形计数器的缺点是没有充分利用 电路的状态。n位移位寄存器组成的环形 计数器只用了n个状态，而电路共有2n个 状态。
2. 扭环形计数器
其反馈电路的表达式
D
0
=
F
(
Q
0
,
Q
1
,
.
.
.
,
Q
n
−
1
)
D_0=F(Q_0,Q_1,...,Q_{n-1})
D0=F(Q0,Q1,...,Qn−1)
环形计数器是反馈函数中最简单的一种
D
0
=
Q
n
−
1
D_0=Q_{n-1}
D0=Qn−1
下图为环扭形计数器（也叫约翰逊计数器），
D
0
=
Q
3
′
D_0=Q_3'
D0=Q3′
其状态转换图为
为了实现自启动，则将电路修改成
*n位移位寄存器构成的扭环型计数器的有效循环状态为2n个，比环形计数器提 高了一倍
计数器应用
1 顺序脉冲发生器
在一些数字系统中，有时需要系统按照事先规定的时间、顺序轮流输出脉冲波形， 这就要求系统的控制部分能给出一组在时间上有一定先后顺序的脉冲信号
能产生这种信号的电路就是顺序脉冲发生器。顺序脉冲发生器也称脉冲分配器或节拍 脉冲发生器，一般由计数器（包括移位寄存器型计数器）和译码器组成。作为时间基 准的计数脉冲由计数器的输入端送入，译码器即将计数器状态译成输出端上的顺序脉 冲，使输出端上的状态按一定时间、一定顺序轮流为1，或者轮流为0.
（1）由移位寄存器构成
注：此电路的特点是结构 简单，不需译码电路，缺 点是所用触发器的数目比 较多，而且需采用自启动 反馈逻辑电路。
（2）由计数器和译码器构成的顺序脉冲发生器
 |
 |
2 序列信号发生器
在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串 行数字信号，这样的信号称为序列信号，产生序列信号的电路称为序列信 号发生器。
标签：异步,触发器,进制,数电,脉冲,时序,计数,计数器,逻辑电路 来源： https://blog.51cto.com/u_15278213/2931744